bitbucket_lpc1768/CMSIS/LPC17xx.h

   1 /**************************************************************************//**\r
   2  * @file     LPC17xx.h\r
   3  * @brief    CMSIS Cortex-M3 Core Peripheral Access Layer Header File for\r
   4  *           NXP LPC17xx Device Series\r
   5  * @version  V1.07\r
   6  * @date     19. October 2009\r
   7  *\r
   8  * @note\r
   9  * Copyright (C) 2009 ARM Limited. All rights reserved.\r
  10  *\r
  11  * @par\r
  12  * ARM Limited (ARM) is supplying this software for use with Cortex-M\r
  13  * processor based microcontrollers.  This file can be freely distributed\r
  14  * within development tools that are supporting such ARM based processors.\r
  15  *\r
  16  * @par\r
  17  * THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  18  * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  20  * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  21  * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  22  *\r
  23  ******************************************************************************/\r
  24 \r
  25 \r
  26 #ifndef __LPC17xx_H__\r
  27 #define __LPC17xx_H__\r
  28 \r
  29 /*\r
  30  * ==========================================================================\r
  31  * ---------- Interrupt Number Definition -----------------------------------\r
  32  * ==========================================================================\r
  33  */\r
  34 \r
  35 typedef enum IRQn\r
  36 {\r
  37 /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/\r
  38   NonMaskableInt_IRQn           = -14,      /*!< 2 Non Maskable Interrupt                         */\r
  39   MemoryManagement_IRQn         = -12,      /*!< 4 Cortex-M3 Memory Management Interrupt          */\r
  40   BusFault_IRQn                 = -11,      /*!< 5 Cortex-M3 Bus Fault Interrupt                  */\r
  41   UsageFault_IRQn               = -10,      /*!< 6 Cortex-M3 Usage Fault Interrupt                */\r
  42   SVCall_IRQn                   = -5,       /*!< 11 Cortex-M3 SV Call Interrupt                   */\r
  43   DebugMonitor_IRQn             = -4,       /*!< 12 Cortex-M3 Debug Monitor Interrupt             */\r
  44   PendSV_IRQn                   = -2,       /*!< 14 Cortex-M3 Pend SV Interrupt                   */\r
  45   SysTick_IRQn                  = -1,       /*!< 15 Cortex-M3 System Tick Interrupt               */\r
  46 \r
  47 /******  LPC17xx Specific Interrupt Numbers *******************************************************/\r
  48   WDT_IRQn                      = 0,        /*!< Watchdog Timer Interrupt                         */\r
  49   TIMER0_IRQn                   = 1,        /*!< Timer0 Interrupt                                 */\r
  50   TIMER1_IRQn                   = 2,        /*!< Timer1 Interrupt                                 */\r
  51   TIMER2_IRQn                   = 3,        /*!< Timer2 Interrupt                                 */\r
  52   TIMER3_IRQn                   = 4,        /*!< Timer3 Interrupt                                 */\r
  53   UART0_IRQn                    = 5,        /*!< UART0 Interrupt                                  */\r
  54   UART1_IRQn                    = 6,        /*!< UART1 Interrupt                                  */\r
  55   UART2_IRQn                    = 7,        /*!< UART2 Interrupt                                  */\r
  56   UART3_IRQn                    = 8,        /*!< UART3 Interrupt                                  */\r
  57   PWM1_IRQn                     = 9,        /*!< PWM1 Interrupt                                   */\r
  58   I2C0_IRQn                     = 10,       /*!< I2C0 Interrupt                                   */\r
  59   I2C1_IRQn                     = 11,       /*!< I2C1 Interrupt                                   */\r
  60   I2C2_IRQn                     = 12,       /*!< I2C2 Interrupt                                   */\r
  61   SPI_IRQn                      = 13,       /*!< SPI Interrupt                                    */\r
  62   SSP0_IRQn                     = 14,       /*!< SSP0 Interrupt                                   */\r
  63   SSP1_IRQn                     = 15,       /*!< SSP1 Interrupt                                   */\r
  64   PLL0_IRQn                     = 16,       /*!< PLL0 Lock (Main PLL) Interrupt                   */\r
  65   RTC_IRQn                      = 17,       /*!< Real Time Clock Interrupt                        */\r
  66   EINT0_IRQn                    = 18,       /*!< External Interrupt 0 Interrupt                   */\r
  67   EINT1_IRQn                    = 19,       /*!< External Interrupt 1 Interrupt                   */\r
  68   EINT2_IRQn                    = 20,       /*!< External Interrupt 2 Interrupt                   */\r
  69   EINT3_IRQn                    = 21,       /*!< External Interrupt 3 Interrupt                   */\r
  70   ADC_IRQn                      = 22,       /*!< A/D Converter Interrupt                          */\r
  71   BOD_IRQn                      = 23,       /*!< Brown-Out Detect Interrupt                       */\r
  72   USB_IRQn                      = 24,       /*!< USB Interrupt                                    */\r
  73   CAN_IRQn                      = 25,       /*!< CAN Interrupt                                    */\r
  74   DMA_IRQn                      = 26,       /*!< General Purpose DMA Interrupt                    */\r
  75   I2S_IRQn                      = 27,       /*!< I2S Interrupt                                    */\r
  76   ENET_IRQn                     = 28,       /*!< Ethernet Interrupt                               */\r
  77   RIT_IRQn                      = 29,       /*!< Repetitive Interrupt Timer Interrupt             */\r
  78   MCPWM_IRQn                    = 30,       /*!< Motor Control PWM Interrupt                      */\r
  79   QEI_IRQn                      = 31,       /*!< Quadrature Encoder Interface Interrupt           */\r
  80   PLL1_IRQn                     = 32,       /*!< PLL1 Lock (USB PLL) Interrupt                    */\r
  81   USBActivity_IRQn                              = 33,           /*!< USB Activity Interrupt                                               */\r
  82   CANActivity_IRQn                              = 34,           /*!< CAN Activity Interrupt                                               */\r
  83 } IRQn_Type;\r
  84 \r
  85 \r
  86 /*\r
  87  * ==========================================================================\r
  88  * ----------- Processor and Core Peripheral Section ------------------------\r
  89  * ==========================================================================\r
  90  */\r
  91 \r
  92 /* Configuration of the Cortex-M3 Processor and Core Peripherals */\r
  93 #define __MPU_PRESENT             1         /*!< MPU present or not                               */\r
  94 #define __NVIC_PRIO_BITS          5         /*!< Number of Bits used for Priority Levels          */\r
  95 #define __Vendor_SysTickConfig    0         /*!< Set to 1 if different SysTick Config is used     */\r
  96 \r
  97 \r
  98 #include "core_cm3.h"                       /* Cortex-M3 processor and core peripherals           */\r
  99 #include "system_LPC17xx.h"                 /* System Header                                      */\r
 100 \r
 101 \r
 102 /******************************************************************************/\r
 103 /*                Device Specific Peripheral registers structures             */\r
 104 /******************************************************************************/\r
 105 \r
 106 #if defined ( __CC_ARM   )\r
 107 #pragma anon_unions\r
 108 #endif\r
 109 \r
 110 /*------------- System Control (SC) ------------------------------------------*/\r
 111 typedef struct\r
 112 {\r
 113   __IO uint32_t FLASHCFG;               /* Flash Accelerator Module           */\r
 114        uint32_t RESERVED0[31];\r
 115   __IO uint32_t PLL0CON;                /* Clocking and Power Control         */\r
 116   __IO uint32_t PLL0CFG;\r
 117   __I  uint32_t PLL0STAT;\r
 118   __O  uint32_t PLL0FEED;\r
 119        uint32_t RESERVED1[4];\r
 120   __IO uint32_t PLL1CON;\r
 121   __IO uint32_t PLL1CFG;\r
 122   __I  uint32_t PLL1STAT;\r
 123   __O  uint32_t PLL1FEED;\r
 124        uint32_t RESERVED2[4];\r
 125   __IO uint32_t PCON;\r
 126   __IO uint32_t PCONP;\r
 127        uint32_t RESERVED3[15];\r
 128   __IO uint32_t CCLKCFG;\r
 129   __IO uint32_t USBCLKCFG;\r
 130   __IO uint32_t CLKSRCSEL;\r
 131        uint32_t RESERVED4[12];\r
 132   __IO uint32_t EXTINT;                 /* External Interrupts                */\r
 133        uint32_t RESERVED5;\r
 134   __IO uint32_t EXTMODE;\r
 135   __IO uint32_t EXTPOLAR;\r
 136        uint32_t RESERVED6[12];\r
 137   __IO uint32_t RSID;                   /* Reset                              */\r
 138        uint32_t RESERVED7[7];\r
 139   __IO uint32_t SCS;                    /* Syscon Miscellaneous Registers     */\r
 140   __IO uint32_t IRCTRIM;                /* Clock Dividers                     */\r
 141   __IO uint32_t PCLKSEL0;\r
 142   __IO uint32_t PCLKSEL1;\r
 143        uint32_t RESERVED8[4];\r
 144   __IO uint32_t USBIntSt;               /* USB Device/OTG Interrupt Register  */\r
 145   __IO uint32_t DMAREQSEL;\r
 146   __IO uint32_t CLKOUTCFG;              /* Clock Output Configuration         */\r
 147  } LPC_SC_TypeDef;\r
 148 \r
 149 /*------------- Pin Connect Block (PINCON) -----------------------------------*/\r
 150 typedef struct\r
 151 {\r
 152   __IO uint32_t PINSEL0;\r
 153   __IO uint32_t PINSEL1;\r
 154   __IO uint32_t PINSEL2;\r
 155   __IO uint32_t PINSEL3;\r
 156   __IO uint32_t PINSEL4;\r
 157   __IO uint32_t PINSEL5;\r
 158   __IO uint32_t PINSEL6;\r
 159   __IO uint32_t PINSEL7;\r
 160   __IO uint32_t PINSEL8;\r
 161   __IO uint32_t PINSEL9;\r
 162   __IO uint32_t PINSEL10;\r
 163        uint32_t RESERVED0[5];\r
 164   __IO uint32_t PINMODE0;\r
 165   __IO uint32_t PINMODE1;\r
 166   __IO uint32_t PINMODE2;\r
 167   __IO uint32_t PINMODE3;\r
 168   __IO uint32_t PINMODE4;\r
 169   __IO uint32_t PINMODE5;\r
 170   __IO uint32_t PINMODE6;\r
 171   __IO uint32_t PINMODE7;\r
 172   __IO uint32_t PINMODE8;\r
 173   __IO uint32_t PINMODE9;\r
 174   __IO uint32_t PINMODE_OD0;\r
 175   __IO uint32_t PINMODE_OD1;\r
 176   __IO uint32_t PINMODE_OD2;\r
 177   __IO uint32_t PINMODE_OD3;\r
 178   __IO uint32_t PINMODE_OD4;\r
 179   __IO uint32_t I2CPADCFG;\r
 180 } LPC_PINCON_TypeDef;\r
 181 \r
 182 /*------------- General Purpose Input/Output (GPIO) --------------------------*/\r
 183 typedef struct\r
 184 {\r
 185   union {\r
 186     __IO uint32_t FIODIR;\r
 187     struct {\r
 188       __IO uint16_t FIODIRL;\r
 189       __IO uint16_t FIODIRH;\r
 190     };\r
 191     struct {\r
 192       __IO uint8_t  FIODIR0;\r
 193       __IO uint8_t  FIODIR1;\r
 194       __IO uint8_t  FIODIR2;\r
 195       __IO uint8_t  FIODIR3;\r
 196     };\r
 197   };\r
 198   uint32_t RESERVED0[3];\r
 199   union {\r
 200     __IO uint32_t FIOMASK;\r
 201     struct {\r
 202       __IO uint16_t FIOMASKL;\r
 203       __IO uint16_t FIOMASKH;\r
 204     };\r
 205     struct {\r
 206       __IO uint8_t  FIOMASK0;\r
 207       __IO uint8_t  FIOMASK1;\r
 208       __IO uint8_t  FIOMASK2;\r
 209       __IO uint8_t  FIOMASK3;\r
 210     };\r
 211   };\r
 212   union {\r
 213     __IO uint32_t FIOPIN;\r
 214     struct {\r
 215       __IO uint16_t FIOPINL;\r
 216       __IO uint16_t FIOPINH;\r
 217     };\r
 218     struct {\r
 219       __IO uint8_t  FIOPIN0;\r
 220       __IO uint8_t  FIOPIN1;\r
 221       __IO uint8_t  FIOPIN2;\r
 222       __IO uint8_t  FIOPIN3;\r
 223     };\r
 224   };\r
 225   union {\r
 226     __IO uint32_t FIOSET;\r
 227     struct {\r
 228       __IO uint16_t FIOSETL;\r
 229       __IO uint16_t FIOSETH;\r
 230     };\r
 231     struct {\r
 232       __IO uint8_t  FIOSET0;\r
 233       __IO uint8_t  FIOSET1;\r
 234       __IO uint8_t  FIOSET2;\r
 235       __IO uint8_t  FIOSET3;\r
 236     };\r
 237   };\r
 238   union {\r
 239     __O  uint32_t FIOCLR;\r
 240     struct {\r
 241       __O  uint16_t FIOCLRL;\r
 242       __O  uint16_t FIOCLRH;\r
 243     };\r
 244     struct {\r
 245       __O  uint8_t  FIOCLR0;\r
 246       __O  uint8_t  FIOCLR1;\r
 247       __O  uint8_t  FIOCLR2;\r
 248       __O  uint8_t  FIOCLR3;\r
 249     };\r
 250   };\r
 251 } LPC_GPIO_TypeDef;\r
 252 \r
 253 typedef struct\r
 254 {\r
 255   __I  uint32_t IntStatus;\r
 256   __I  uint32_t IO0IntStatR;\r
 257   __I  uint32_t IO0IntStatF;\r
 258   __O  uint32_t IO0IntClr;\r
 259   __IO uint32_t IO0IntEnR;\r
 260   __IO uint32_t IO0IntEnF;\r
 261        uint32_t RESERVED0[3];\r
 262   __I  uint32_t IO2IntStatR;\r
 263   __I  uint32_t IO2IntStatF;\r
 264   __O  uint32_t IO2IntClr;\r
 265   __IO uint32_t IO2IntEnR;\r
 266   __IO uint32_t IO2IntEnF;\r
 267 } LPC_GPIOINT_TypeDef;\r
 268 \r
 269 /*------------- Timer (TIM) --------------------------------------------------*/\r
 270 typedef struct\r
 271 {\r
 272   __IO uint32_t IR;\r
 273   __IO uint32_t TCR;\r
 274   __IO uint32_t TC;\r
 275   __IO uint32_t PR;\r
 276   __IO uint32_t PC;\r
 277   __IO uint32_t MCR;\r
 278   __IO uint32_t MR0;\r
 279   __IO uint32_t MR1;\r
 280   __IO uint32_t MR2;\r
 281   __IO uint32_t MR3;\r
 282   __IO uint32_t CCR;\r
 283   __I  uint32_t CR0;\r
 284   __I  uint32_t CR1;\r
 285        uint32_t RESERVED0[2];\r
 286   __IO uint32_t EMR;\r
 287        uint32_t RESERVED1[12];\r
 288   __IO uint32_t CTCR;\r
 289 } LPC_TIM_TypeDef;\r
 290 \r
 291 /*------------- Pulse-Width Modulation (PWM) ---------------------------------*/\r
 292 typedef struct\r
 293 {\r
 294   __IO uint32_t IR;\r
 295   __IO uint32_t TCR;\r
 296   __IO uint32_t TC;\r
 297   __IO uint32_t PR;\r
 298   __IO uint32_t PC;\r
 299   __IO uint32_t MCR;\r
 300   __IO uint32_t MR0;\r
 301   __IO uint32_t MR1;\r
 302   __IO uint32_t MR2;\r
 303   __IO uint32_t MR3;\r
 304   __IO uint32_t CCR;\r
 305   __I  uint32_t CR0;\r
 306   __I  uint32_t CR1;\r
 307   __I  uint32_t CR2;\r
 308   __I  uint32_t CR3;\r
 309        uint32_t RESERVED0;\r
 310   __IO uint32_t MR4;\r
 311   __IO uint32_t MR5;\r
 312   __IO uint32_t MR6;\r
 313   __IO uint32_t PCR;\r
 314   __IO uint32_t LER;\r
 315        uint32_t RESERVED1[7];\r
 316   __IO uint32_t CTCR;\r
 317 } LPC_PWM_TypeDef;\r
 318 \r
 319 /*------------- Universal Asynchronous Receiver Transmitter (UART) -----------*/\r
 320 typedef struct\r
 321 {\r
 322   union {\r
 323   __I  uint8_t  RBR;\r
 324   __O  uint8_t  THR;\r
 325   __IO uint8_t  DLL;\r
 326        uint32_t RESERVED0;\r
 327   };\r
 328   union {\r
 329   __IO uint8_t  DLM;\r
 330   __IO uint32_t IER;\r
 331   };\r
 332   union {\r
 333   __I  uint32_t IIR;\r
 334   __O  uint8_t  FCR;\r
 335   };\r
 336   __IO uint8_t  LCR;\r
 337        uint8_t  RESERVED1[7];\r
 338   __I  uint8_t  LSR;\r
 339        uint8_t  RESERVED2[7];\r
 340   __IO uint8_t  SCR;\r
 341        uint8_t  RESERVED3[3];\r
 342   __IO uint32_t ACR;\r
 343   __IO uint8_t  ICR;\r
 344        uint8_t  RESERVED4[3];\r
 345   __IO uint8_t  FDR;\r
 346        uint8_t  RESERVED5[7];\r
 347   __IO uint8_t  TER;\r
 348        uint8_t  RESERVED6[39];\r
 349   __I  uint8_t  FIFOLVL;\r
 350 } LPC_UART_TypeDef;\r
 351 \r
 352 typedef struct\r
 353 {\r
 354   union {\r
 355   __I  uint8_t  RBR;\r
 356   __O  uint8_t  THR;\r
 357   __IO uint8_t  DLL;\r
 358        uint32_t RESERVED0;\r
 359   };\r
 360   union {\r
 361   __IO uint8_t  DLM;\r
 362   __IO uint32_t IER;\r
 363   };\r
 364   union {\r
 365   __I  uint32_t IIR;\r
 366   __O  uint8_t  FCR;\r
 367   };\r
 368   __IO uint8_t  LCR;\r
 369        uint8_t  RESERVED1[7];\r
 370   __I  uint8_t  LSR;\r
 371        uint8_t  RESERVED2[7];\r
 372   __IO uint8_t  SCR;\r
 373        uint8_t  RESERVED3[3];\r
 374   __IO uint32_t ACR;\r
 375   __IO uint8_t  ICR;\r
 376        uint8_t  RESERVED4[3];\r
 377   __IO uint8_t  FDR;\r
 378        uint8_t  RESERVED5[7];\r
 379   __IO uint8_t  TER;\r
 380        uint8_t  RESERVED6[39];\r
 381   __I  uint8_t  FIFOLVL;\r
 382 } LPC_UART0_TypeDef;\r
 383 \r
 384 typedef struct\r
 385 {\r
 386   union {\r
 387   __I  uint8_t  RBR;\r
 388   __O  uint8_t  THR;\r
 389   __IO uint8_t  DLL;\r
 390        uint32_t RESERVED0;\r
 391   };\r
 392   union {\r
 393   __IO uint8_t  DLM;\r
 394   __IO uint32_t IER;\r
 395   };\r
 396   union {\r
 397   __I  uint32_t IIR;\r
 398   __O  uint8_t  FCR;\r
 399   };\r
 400   __IO uint8_t  LCR;\r
 401        uint8_t  RESERVED1[3];\r
 402   __IO uint8_t  MCR;\r
 403        uint8_t  RESERVED2[3];\r
 404   __I  uint8_t  LSR;\r
 405        uint8_t  RESERVED3[3];\r
 406   __I  uint8_t  MSR;\r
 407        uint8_t  RESERVED4[3];\r
 408   __IO uint8_t  SCR;\r
 409        uint8_t  RESERVED5[3];\r
 410   __IO uint32_t ACR;\r
 411        uint32_t RESERVED6;\r
 412   __IO uint32_t FDR;\r
 413        uint32_t RESERVED7;\r
 414   __IO uint8_t  TER;\r
 415        uint8_t  RESERVED8[27];\r
 416   __IO uint8_t  RS485CTRL;\r
 417        uint8_t  RESERVED9[3];\r
 418   __IO uint8_t  ADRMATCH;\r
 419        uint8_t  RESERVED10[3];\r
 420   __IO uint8_t  RS485DLY;\r
 421        uint8_t  RESERVED11[3];\r
 422   __I  uint8_t  FIFOLVL;\r
 423 } LPC_UART1_TypeDef;\r
 424 \r
 425 /*------------- Serial Peripheral Interface (SPI) ----------------------------*/\r
 426 typedef struct\r
 427 {\r
 428   __IO uint32_t SPCR;\r
 429   __I  uint32_t SPSR;\r
 430   __IO uint32_t SPDR;\r
 431   __IO uint32_t SPCCR;\r
 432        uint32_t RESERVED0[3];\r
 433   __IO uint32_t SPINT;\r
 434 } LPC_SPI_TypeDef;\r
 435 \r
 436 /*------------- Synchronous Serial Communication (SSP) -----------------------*/\r
 437 typedef struct\r
 438 {\r
 439   __IO uint32_t CR0;\r
 440   __IO uint32_t CR1;\r
 441   __IO uint32_t DR;\r
 442   __I  uint32_t SR;\r
 443   __IO uint32_t CPSR;\r
 444   __IO uint32_t IMSC;\r
 445   __IO uint32_t RIS;\r
 446   __IO uint32_t MIS;\r
 447   __IO uint32_t ICR;\r
 448   __IO uint32_t DMACR;\r
 449 } LPC_SSP_TypeDef;\r
 450 \r
 451 /*------------- Inter-Integrated Circuit (I2C) -------------------------------*/\r
 452 typedef struct\r
 453 {\r
 454   __IO uint32_t I2CONSET;\r
 455   __I  uint32_t I2STAT;\r
 456   __IO uint32_t I2DAT;\r
 457   __IO uint32_t I2ADR0;\r
 458   __IO uint32_t I2SCLH;\r
 459   __IO uint32_t I2SCLL;\r
 460   __O  uint32_t I2CONCLR;\r
 461   __IO uint32_t MMCTRL;\r
 462   __IO uint32_t I2ADR1;\r
 463   __IO uint32_t I2ADR2;\r
 464   __IO uint32_t I2ADR3;\r
 465   __I  uint32_t I2DATA_BUFFER;\r
 466   __IO uint32_t I2MASK0;\r
 467   __IO uint32_t I2MASK1;\r
 468   __IO uint32_t I2MASK2;\r
 469   __IO uint32_t I2MASK3;\r
 470 } LPC_I2C_TypeDef;\r
 471 \r
 472 /*------------- Inter IC Sound (I2S) -----------------------------------------*/\r
 473 typedef struct\r
 474 {\r
 475   __IO uint32_t I2SDAO;\r
 476   __IO uint32_t I2SDAI;\r
 477   __O  uint32_t I2STXFIFO;\r
 478   __I  uint32_t I2SRXFIFO;\r
 479   __I  uint32_t I2SSTATE;\r
 480   __IO uint32_t I2SDMA1;\r
 481   __IO uint32_t I2SDMA2;\r
 482   __IO uint32_t I2SIRQ;\r
 483   __IO uint32_t I2STXRATE;\r
 484   __IO uint32_t I2SRXRATE;\r
 485   __IO uint32_t I2STXBITRATE;\r
 486   __IO uint32_t I2SRXBITRATE;\r
 487   __IO uint32_t I2STXMODE;\r
 488   __IO uint32_t I2SRXMODE;\r
 489 } LPC_I2S_TypeDef;\r
 490 \r
 491 /*------------- Repetitive Interrupt Timer (RIT) -----------------------------*/\r
 492 typedef struct\r
 493 {\r
 494   __IO uint32_t RICOMPVAL;\r
 495   __IO uint32_t RIMASK;\r
 496   __IO uint8_t  RICTRL;\r
 497        uint8_t  RESERVED0[3];\r
 498   __IO uint32_t RICOUNTER;\r
 499 } LPC_RIT_TypeDef;\r
 500 \r
 501 /*------------- Real-Time Clock (RTC) ----------------------------------------*/\r
 502 typedef struct\r
 503 {\r
 504   __IO uint8_t  ILR;\r
 505        uint8_t  RESERVED0[7];\r
 506   __IO uint8_t  CCR;\r
 507        uint8_t  RESERVED1[3];\r
 508   __IO uint8_t  CIIR;\r
 509        uint8_t  RESERVED2[3];\r
 510   __IO uint8_t  AMR;\r
 511        uint8_t  RESERVED3[3];\r
 512   __I  uint32_t CTIME0;\r
 513   __I  uint32_t CTIME1;\r
 514   __I  uint32_t CTIME2;\r
 515   __IO uint8_t  SEC;\r
 516        uint8_t  RESERVED4[3];\r
 517   __IO uint8_t  MIN;\r
 518        uint8_t  RESERVED5[3];\r
 519   __IO uint8_t  HOUR;\r
 520        uint8_t  RESERVED6[3];\r
 521   __IO uint8_t  DOM;\r
 522        uint8_t  RESERVED7[3];\r
 523   __IO uint8_t  DOW;\r
 524        uint8_t  RESERVED8[3];\r
 525   __IO uint16_t DOY;\r
 526        uint16_t RESERVED9;\r
 527   __IO uint8_t  MONTH;\r
 528        uint8_t  RESERVED10[3];\r
 529   __IO uint16_t YEAR;\r
 530        uint16_t RESERVED11;\r
 531   __IO uint32_t CALIBRATION;\r
 532   __IO uint32_t GPREG0;\r
 533   __IO uint32_t GPREG1;\r
 534   __IO uint32_t GPREG2;\r
 535   __IO uint32_t GPREG3;\r
 536   __IO uint32_t GPREG4;\r
 537   __IO uint8_t  RTC_AUXEN;\r
 538        uint8_t  RESERVED12[3];\r
 539   __IO uint8_t  RTC_AUX;\r
 540        uint8_t  RESERVED13[3];\r
 541   __IO uint8_t  ALSEC;\r
 542        uint8_t  RESERVED14[3];\r
 543   __IO uint8_t  ALMIN;\r
 544        uint8_t  RESERVED15[3];\r
 545   __IO uint8_t  ALHOUR;\r
 546        uint8_t  RESERVED16[3];\r
 547   __IO uint8_t  ALDOM;\r
 548        uint8_t  RESERVED17[3];\r
 549   __IO uint8_t  ALDOW;\r
 550        uint8_t  RESERVED18[3];\r
 551   __IO uint16_t ALDOY;\r
 552        uint16_t RESERVED19;\r
 553   __IO uint8_t  ALMON;\r
 554        uint8_t  RESERVED20[3];\r
 555   __IO uint16_t ALYEAR;\r
 556        uint16_t RESERVED21;\r
 557 } LPC_RTC_TypeDef;\r
 558 \r
 559 /*------------- Watchdog Timer (WDT) -----------------------------------------*/\r
 560 typedef struct\r
 561 {\r
 562   __IO uint8_t  WDMOD;\r
 563        uint8_t  RESERVED0[3];\r
 564   __IO uint32_t WDTC;\r
 565   __O  uint8_t  WDFEED;\r
 566        uint8_t  RESERVED1[3];\r
 567   __I  uint32_t WDTV;\r
 568   __IO uint32_t WDCLKSEL;\r
 569 } LPC_WDT_TypeDef;\r
 570 \r
 571 /*------------- Analog-to-Digital Converter (ADC) ----------------------------*/\r
 572 typedef struct\r
 573 {\r
 574   __IO uint32_t ADCR;\r
 575   __IO uint32_t ADGDR;\r
 576        uint32_t RESERVED0;\r
 577   __IO uint32_t ADINTEN;\r
 578   __I  uint32_t ADDR0;\r
 579   __I  uint32_t ADDR1;\r
 580   __I  uint32_t ADDR2;\r
 581   __I  uint32_t ADDR3;\r
 582   __I  uint32_t ADDR4;\r
 583   __I  uint32_t ADDR5;\r
 584   __I  uint32_t ADDR6;\r
 585   __I  uint32_t ADDR7;\r
 586   __I  uint32_t ADSTAT;\r
 587   __IO uint32_t ADTRM;\r
 588 } LPC_ADC_TypeDef;\r
 589 \r
 590 /*------------- Digital-to-Analog Converter (DAC) ----------------------------*/\r
 591 typedef struct\r
 592 {\r
 593   __IO uint32_t DACR;\r
 594   __IO uint32_t DACCTRL;\r
 595   __IO uint16_t DACCNTVAL;\r
 596 } LPC_DAC_TypeDef;\r
 597 \r
 598 /*------------- Motor Control Pulse-Width Modulation (MCPWM) -----------------*/\r
 599 typedef struct\r
 600 {\r
 601   __I  uint32_t MCCON;\r
 602   __O  uint32_t MCCON_SET;\r
 603   __O  uint32_t MCCON_CLR;\r
 604   __I  uint32_t MCCAPCON;\r
 605   __O  uint32_t MCCAPCON_SET;\r
 606   __O  uint32_t MCCAPCON_CLR;\r
 607   __IO uint32_t MCTIM0;\r
 608   __IO uint32_t MCTIM1;\r
 609   __IO uint32_t MCTIM2;\r
 610   __IO uint32_t MCPER0;\r
 611   __IO uint32_t MCPER1;\r
 612   __IO uint32_t MCPER2;\r
 613   __IO uint32_t MCPW0;\r
 614   __IO uint32_t MCPW1;\r
 615   __IO uint32_t MCPW2;\r
 616   __IO uint32_t MCDEADTIME;\r
 617   __IO uint32_t MCCCP;\r
 618   __IO uint32_t MCCR0;\r
 619   __IO uint32_t MCCR1;\r
 620   __IO uint32_t MCCR2;\r
 621   __I  uint32_t MCINTEN;\r
 622   __O  uint32_t MCINTEN_SET;\r
 623   __O  uint32_t MCINTEN_CLR;\r
 624   __I  uint32_t MCCNTCON;\r
 625   __O  uint32_t MCCNTCON_SET;\r
 626   __O  uint32_t MCCNTCON_CLR;\r
 627   __I  uint32_t MCINTFLAG;\r
 628   __O  uint32_t MCINTFLAG_SET;\r
 629   __O  uint32_t MCINTFLAG_CLR;\r
 630   __O  uint32_t MCCAP_CLR;\r
 631 } LPC_MCPWM_TypeDef;\r
 632 \r
 633 /*------------- Quadrature Encoder Interface (QEI) ---------------------------*/\r
 634 typedef struct\r
 635 {\r
 636   __O  uint32_t QEICON;\r
 637   __I  uint32_t QEISTAT;\r
 638   __IO uint32_t QEICONF;\r
 639   __I  uint32_t QEIPOS;\r
 640   __IO uint32_t QEIMAXPOS;\r
 641   __IO uint32_t CMPOS0;\r
 642   __IO uint32_t CMPOS1;\r
 643   __IO uint32_t CMPOS2;\r
 644   __I  uint32_t INXCNT;\r
 645   __IO uint32_t INXCMP;\r
 646   __IO uint32_t QEILOAD;\r
 647   __I  uint32_t QEITIME;\r
 648   __I  uint32_t QEIVEL;\r
 649   __I  uint32_t QEICAP;\r
 650   __IO uint32_t VELCOMP;\r
 651   __IO uint32_t FILTER;\r
 652        uint32_t RESERVED0[998];\r
 653   __O  uint32_t QEIIEC;\r
 654   __O  uint32_t QEIIES;\r
 655   __I  uint32_t QEIINTSTAT;\r
 656   __I  uint32_t QEIIE;\r
 657   __O  uint32_t QEICLR;\r
 658   __O  uint32_t QEISET;\r
 659 } LPC_QEI_TypeDef;\r
 660 \r
 661 /*------------- Controller Area Network (CAN) --------------------------------*/\r
 662 typedef struct\r
 663 {\r
 664   __IO uint32_t mask[512];              /* ID Masks                           */\r
 665 } LPC_CANAF_RAM_TypeDef;\r
 666 \r
 667 typedef struct                          /* Acceptance Filter Registers        */\r
 668 {\r
 669   __IO uint32_t AFMR;\r
 670   __IO uint32_t SFF_sa;\r
 671   __IO uint32_t SFF_GRP_sa;\r
 672   __IO uint32_t EFF_sa;\r
 673   __IO uint32_t EFF_GRP_sa;\r
 674   __IO uint32_t ENDofTable;\r
 675   __I  uint32_t LUTerrAd;\r
 676   __I  uint32_t LUTerr;\r
 677   __IO uint32_t FCANIE;\r
 678   __IO uint32_t FCANIC0;\r
 679   __IO uint32_t FCANIC1;\r
 680 } LPC_CANAF_TypeDef;\r
 681 \r
 682 typedef struct                          /* Central Registers                  */\r
 683 {\r
 684   __I  uint32_t CANTxSR;\r
 685   __I  uint32_t CANRxSR;\r
 686   __I  uint32_t CANMSR;\r
 687 } LPC_CANCR_TypeDef;\r
 688 \r
 689 typedef struct                          /* Controller Registers               */\r
 690 {\r
 691   __IO uint32_t MOD;\r
 692   __O  uint32_t CMR;\r
 693   __IO uint32_t GSR;\r
 694   __I  uint32_t ICR;\r
 695   __IO uint32_t IER;\r
 696   __IO uint32_t BTR;\r
 697   __IO uint32_t EWL;\r
 698   __I  uint32_t SR;\r
 699   __IO uint32_t RFS;\r
 700   __IO uint32_t RID;\r
 701   __IO uint32_t RDA;\r
 702   __IO uint32_t RDB;\r
 703   __IO uint32_t TFI1;\r
 704   __IO uint32_t TID1;\r
 705   __IO uint32_t TDA1;\r
 706   __IO uint32_t TDB1;\r
 707   __IO uint32_t TFI2;\r
 708   __IO uint32_t TID2;\r
 709   __IO uint32_t TDA2;\r
 710   __IO uint32_t TDB2;\r
 711   __IO uint32_t TFI3;\r
 712   __IO uint32_t TID3;\r
 713   __IO uint32_t TDA3;\r
 714   __IO uint32_t TDB3;\r
 715 } LPC_CAN_TypeDef;\r
 716 \r
 717 /*------------- General Purpose Direct Memory Access (GPDMA) -----------------*/\r
 718 typedef struct                          /* Common Registers                   */\r
 719 {\r
 720   __I  uint32_t DMACIntStat;\r
 721   __I  uint32_t DMACIntTCStat;\r
 722   __O  uint32_t DMACIntTCClear;\r
 723   __I  uint32_t DMACIntErrStat;\r
 724   __O  uint32_t DMACIntErrClr;\r
 725   __I  uint32_t DMACRawIntTCStat;\r
 726   __I  uint32_t DMACRawIntErrStat;\r
 727   __I  uint32_t DMACEnbldChns;\r
 728   __IO uint32_t DMACSoftBReq;\r
 729   __IO uint32_t DMACSoftSReq;\r
 730   __IO uint32_t DMACSoftLBReq;\r
 731   __IO uint32_t DMACSoftLSReq;\r
 732   __IO uint32_t DMACConfig;\r
 733   __IO uint32_t DMACSync;\r
 734 } LPC_GPDMA_TypeDef;\r
 735 \r
 736 typedef struct                          /* Channel Registers                  */\r
 737 {\r
 738   __IO uint32_t DMACCSrcAddr;\r
 739   __IO uint32_t DMACCDestAddr;\r
 740   __IO uint32_t DMACCLLI;\r
 741   __IO uint32_t DMACCControl;\r
 742   __IO uint32_t DMACCConfig;\r
 743 } LPC_GPDMACH_TypeDef;\r
 744 \r
 745 /*------------- Universal Serial Bus (USB) -----------------------------------*/\r
 746 typedef struct\r
 747 {\r
 748   __I  uint32_t HcRevision;             /* USB Host Registers                 */\r
 749   __IO uint32_t HcControl;\r
 750   __IO uint32_t HcCommandStatus;\r
 751   __IO uint32_t HcInterruptStatus;\r
 752   __IO uint32_t HcInterruptEnable;\r
 753   __IO uint32_t HcInterruptDisable;\r
 754   __IO uint32_t HcHCCA;\r
 755   __I  uint32_t HcPeriodCurrentED;\r
 756   __IO uint32_t HcControlHeadED;\r
 757   __IO uint32_t HcControlCurrentED;\r
 758   __IO uint32_t HcBulkHeadED;\r
 759   __IO uint32_t HcBulkCurrentED;\r
 760   __I  uint32_t HcDoneHead;\r
 761   __IO uint32_t HcFmInterval;\r
 762   __I  uint32_t HcFmRemaining;\r
 763   __I  uint32_t HcFmNumber;\r
 764   __IO uint32_t HcPeriodicStart;\r
 765   __IO uint32_t HcLSTreshold;\r
 766   __IO uint32_t HcRhDescriptorA;\r
 767   __IO uint32_t HcRhDescriptorB;\r
 768   __IO uint32_t HcRhStatus;\r
 769   __IO uint32_t HcRhPortStatus1;\r
 770   __IO uint32_t HcRhPortStatus2;\r
 771        uint32_t RESERVED0[40];\r
 772   __I  uint32_t Module_ID;\r
 773 \r
 774   __I  uint32_t OTGIntSt;               /* USB On-The-Go Registers            */\r
 775   __IO uint32_t OTGIntEn;\r
 776   __O  uint32_t OTGIntSet;\r
 777   __O  uint32_t OTGIntClr;\r
 778   __IO uint32_t OTGStCtrl;\r
 779   __IO uint32_t OTGTmr;\r
 780        uint32_t RESERVED1[58];\r
 781 \r
 782   __I  uint32_t USBDevIntSt;            /* USB Device Interrupt Registers     */\r
 783   __IO uint32_t USBDevIntEn;\r
 784   __O  uint32_t USBDevIntClr;\r
 785   __O  uint32_t USBDevIntSet;\r
 786 \r
 787   __O  uint32_t USBCmdCode;             /* USB Device SIE Command Registers   */\r
 788   __I  uint32_t USBCmdData;\r
 789 \r
 790   __I  uint32_t USBRxData;              /* USB Device Transfer Registers      */\r
 791   __O  uint32_t USBTxData;\r
 792   __I  uint32_t USBRxPLen;\r
 793   __O  uint32_t USBTxPLen;\r
 794   __IO uint32_t USBCtrl;\r
 795   __O  uint32_t USBDevIntPri;\r
 796 \r
 797   __I  uint32_t USBEpIntSt;             /* USB Device Endpoint Interrupt Regs */\r
 798   __IO uint32_t USBEpIntEn;\r
 799   __O  uint32_t USBEpIntClr;\r
 800   __O  uint32_t USBEpIntSet;\r
 801   __O  uint32_t USBEpIntPri;\r
 802 \r
 803   __IO uint32_t USBReEp;                /* USB Device Endpoint Realization Reg*/\r
 804   __O  uint32_t USBEpInd;\r
 805   __IO uint32_t USBMaxPSize;\r
 806 \r
 807   __I  uint32_t USBDMARSt;              /* USB Device DMA Registers           */\r
 808   __O  uint32_t USBDMARClr;\r
 809   __O  uint32_t USBDMARSet;\r
 810        uint32_t RESERVED2[9];\r
 811   __IO uint32_t USBUDCAH;\r
 812   __I  uint32_t USBEpDMASt;\r
 813   __O  uint32_t USBEpDMAEn;\r
 814   __O  uint32_t USBEpDMADis;\r
 815   __I  uint32_t USBDMAIntSt;\r
 816   __IO uint32_t USBDMAIntEn;\r
 817        uint32_t RESERVED3[2];\r
 818   __I  uint32_t USBEoTIntSt;\r
 819   __O  uint32_t USBEoTIntClr;\r
 820   __O  uint32_t USBEoTIntSet;\r
 821   __I  uint32_t USBNDDRIntSt;\r
 822   __O  uint32_t USBNDDRIntClr;\r
 823   __O  uint32_t USBNDDRIntSet;\r
 824   __I  uint32_t USBSysErrIntSt;\r
 825   __O  uint32_t USBSysErrIntClr;\r
 826   __O  uint32_t USBSysErrIntSet;\r
 827        uint32_t RESERVED4[15];\r
 828 \r
 829   __I  uint32_t I2C_RX;                 /* USB OTG I2C Registers              */\r
 830   __O  uint32_t I2C_WO;\r
 831   __I  uint32_t I2C_STS;\r
 832   __IO uint32_t I2C_CTL;\r
 833   __IO uint32_t I2C_CLKHI;\r
 834   __O  uint32_t I2C_CLKLO;\r
 835        uint32_t RESERVED5[823];\r
 836 \r
 837   union {\r
 838   __IO uint32_t USBClkCtrl;             /* USB Clock Control Registers        */\r
 839   __IO uint32_t OTGClkCtrl;\r
 840   };\r
 841   union {\r
 842   __I  uint32_t USBClkSt;\r
 843   __I  uint32_t OTGClkSt;\r
 844   };\r
 845 } LPC_USB_TypeDef;\r
 846 \r
 847 /*------------- Ethernet Media Access Controller (EMAC) ----------------------*/\r
 848 typedef struct\r
 849 {\r
 850   __IO uint32_t MAC1;                   /* MAC Registers                      */\r
 851   __IO uint32_t MAC2;\r
 852   __IO uint32_t IPGT;\r
 853   __IO uint32_t IPGR;\r
 854   __IO uint32_t CLRT;\r
 855   __IO uint32_t MAXF;\r
 856   __IO uint32_t SUPP;\r
 857   __IO uint32_t TEST;\r
 858   __IO uint32_t MCFG;\r
 859   __IO uint32_t MCMD;\r
 860   __IO uint32_t MADR;\r
 861   __O  uint32_t MWTD;\r
 862   __I  uint32_t MRDD;\r
 863   __I  uint32_t MIND;\r
 864        uint32_t RESERVED0[2];\r
 865   __IO uint32_t SA0;\r
 866   __IO uint32_t SA1;\r
 867   __IO uint32_t SA2;\r
 868        uint32_t RESERVED1[45];\r
 869   __IO uint32_t Command;                /* Control Registers                  */\r
 870   __I  uint32_t Status;\r
 871   __IO uint32_t RxDescriptor;\r
 872   __IO uint32_t RxStatus;\r
 873   __IO uint32_t RxDescriptorNumber;\r
 874   __I  uint32_t RxProduceIndex;\r
 875   __IO uint32_t RxConsumeIndex;\r
 876   __IO uint32_t TxDescriptor;\r
 877   __IO uint32_t TxStatus;\r
 878   __IO uint32_t TxDescriptorNumber;\r
 879   __IO uint32_t TxProduceIndex;\r
 880   __I  uint32_t TxConsumeIndex;\r
 881        uint32_t RESERVED2[10];\r
 882   __I  uint32_t TSV0;\r
 883   __I  uint32_t TSV1;\r
 884   __I  uint32_t RSV;\r
 885        uint32_t RESERVED3[3];\r
 886   __IO uint32_t FlowControlCounter;\r
 887   __I  uint32_t FlowControlStatus;\r
 888        uint32_t RESERVED4[34];\r
 889   __IO uint32_t RxFilterCtrl;           /* Rx Filter Registers                */\r
 890   __IO uint32_t RxFilterWoLStatus;\r
 891   __IO uint32_t RxFilterWoLClear;\r
 892        uint32_t RESERVED5;\r
 893   __IO uint32_t HashFilterL;\r
 894   __IO uint32_t HashFilterH;\r
 895        uint32_t RESERVED6[882];\r
 896   __I  uint32_t IntStatus;              /* Module Control Registers           */\r
 897   __IO uint32_t IntEnable;\r
 898   __O  uint32_t IntClear;\r
 899   __O  uint32_t IntSet;\r
 900        uint32_t RESERVED7;\r
 901   __IO uint32_t PowerDown;\r
 902        uint32_t RESERVED8;\r
 903   __IO uint32_t Module_ID;\r
 904 } LPC_EMAC_TypeDef;\r
 905 \r
 906 #if defined ( __CC_ARM   )\r
 907 #pragma no_anon_unions\r
 908 #endif\r
 909 \r
 910 \r
 911 /******************************************************************************/\r
 912 /*                         Peripheral memory map                              */\r
 913 /******************************************************************************/\r
 914 /* Base addresses                                                             */\r
 915 #define LPC_FLASH_BASE        (0x00000000UL)\r
 916 #define LPC_RAM_BASE          (0x10000000UL)\r
 917 #ifdef __LPC17XX_REV00\r
 918 #define LPC_AHBRAM0_BASE      (0x20000000UL)\r
 919 #define LPC_AHBRAM1_BASE      (0x20004000UL)\r
 920 #else\r
 921 #define LPC_AHBRAM0_BASE      (0x2007C000UL)\r
 922 #define LPC_AHBRAM1_BASE      (0x20080000UL)\r
 923 #endif\r
 924 #define LPC_GPIO_BASE         (0x2009C000UL)\r
 925 #define LPC_APB0_BASE         (0x40000000UL)\r
 926 #define LPC_APB1_BASE         (0x40080000UL)\r
 927 #define LPC_AHB_BASE          (0x50000000UL)\r
 928 #define LPC_CM3_BASE          (0xE0000000UL)\r
 929 \r
 930 /* APB0 peripherals                                                           */\r
 931 #define LPC_WDT_BASE          (LPC_APB0_BASE + 0x00000)\r
 932 #define LPC_TIM0_BASE         (LPC_APB0_BASE + 0x04000)\r
 933 #define LPC_TIM1_BASE         (LPC_APB0_BASE + 0x08000)\r
 934 #define LPC_UART0_BASE        (LPC_APB0_BASE + 0x0C000)\r
 935 #define LPC_UART1_BASE        (LPC_APB0_BASE + 0x10000)\r
 936 #define LPC_PWM1_BASE         (LPC_APB0_BASE + 0x18000)\r
 937 #define LPC_I2C0_BASE         (LPC_APB0_BASE + 0x1C000)\r
 938 #define LPC_SPI_BASE          (LPC_APB0_BASE + 0x20000)\r
 939 #define LPC_RTC_BASE          (LPC_APB0_BASE + 0x24000)\r
 940 #define LPC_GPIOINT_BASE      (LPC_APB0_BASE + 0x28080)\r
 941 #define LPC_PINCON_BASE       (LPC_APB0_BASE + 0x2C000)\r
 942 #define LPC_SSP1_BASE         (LPC_APB0_BASE + 0x30000)\r
 943 #define LPC_ADC_BASE          (LPC_APB0_BASE + 0x34000)\r
 944 #define LPC_CANAF_RAM_BASE    (LPC_APB0_BASE + 0x38000)\r
 945 #define LPC_CANAF_BASE        (LPC_APB0_BASE + 0x3C000)\r
 946 #define LPC_CANCR_BASE        (LPC_APB0_BASE + 0x40000)\r
 947 #define LPC_CAN1_BASE         (LPC_APB0_BASE + 0x44000)\r
 948 #define LPC_CAN2_BASE         (LPC_APB0_BASE + 0x48000)\r
 949 #define LPC_I2C1_BASE         (LPC_APB0_BASE + 0x5C000)\r
 950 \r
 951 /* APB1 peripherals                                                           */\r
 952 #define LPC_SSP0_BASE         (LPC_APB1_BASE + 0x08000)\r
 953 #define LPC_DAC_BASE          (LPC_APB1_BASE + 0x0C000)\r
 954 #define LPC_TIM2_BASE         (LPC_APB1_BASE + 0x10000)\r
 955 #define LPC_TIM3_BASE         (LPC_APB1_BASE + 0x14000)\r
 956 #define LPC_UART2_BASE        (LPC_APB1_BASE + 0x18000)\r
 957 #define LPC_UART3_BASE        (LPC_APB1_BASE + 0x1C000)\r
 958 #define LPC_I2C2_BASE         (LPC_APB1_BASE + 0x20000)\r
 959 #define LPC_I2S_BASE          (LPC_APB1_BASE + 0x28000)\r
 960 #define LPC_RIT_BASE          (LPC_APB1_BASE + 0x30000)\r
 961 #define LPC_MCPWM_BASE        (LPC_APB1_BASE + 0x38000)\r
 962 #define LPC_QEI_BASE          (LPC_APB1_BASE + 0x3C000)\r
 963 #define LPC_SC_BASE           (LPC_APB1_BASE + 0x7C000)\r
 964 \r
 965 /* AHB peripherals                                                            */\r
 966 #define LPC_EMAC_BASE         (LPC_AHB_BASE  + 0x00000)\r
 967 #define LPC_GPDMA_BASE        (LPC_AHB_BASE  + 0x04000)\r
 968 #define LPC_GPDMACH0_BASE     (LPC_AHB_BASE  + 0x04100)\r
 969 #define LPC_GPDMACH1_BASE     (LPC_AHB_BASE  + 0x04120)\r
 970 #define LPC_GPDMACH2_BASE     (LPC_AHB_BASE  + 0x04140)\r
 971 #define LPC_GPDMACH3_BASE     (LPC_AHB_BASE  + 0x04160)\r
 972 #define LPC_GPDMACH4_BASE     (LPC_AHB_BASE  + 0x04180)\r
 973 #define LPC_GPDMACH5_BASE     (LPC_AHB_BASE  + 0x041A0)\r
 974 #define LPC_GPDMACH6_BASE     (LPC_AHB_BASE  + 0x041C0)\r
 975 #define LPC_GPDMACH7_BASE     (LPC_AHB_BASE  + 0x041E0)\r
 976 #define LPC_USB_BASE          (LPC_AHB_BASE  + 0x0C000)\r
 977 \r
 978 /* GPIOs                                                                      */\r
 979 #define LPC_GPIO0_BASE        (LPC_GPIO_BASE + 0x00000)\r
 980 #define LPC_GPIO1_BASE        (LPC_GPIO_BASE + 0x00020)\r
 981 #define LPC_GPIO2_BASE        (LPC_GPIO_BASE + 0x00040)\r
 982 #define LPC_GPIO3_BASE        (LPC_GPIO_BASE + 0x00060)\r
 983 #define LPC_GPIO4_BASE        (LPC_GPIO_BASE + 0x00080)\r
 984 \r
 985 \r
 986 /******************************************************************************/\r
 987 /*                         Peripheral declaration                             */\r
 988 /******************************************************************************/\r
 989 #define LPC_SC                ((LPC_SC_TypeDef        *) LPC_SC_BASE       )\r
 990 #define LPC_GPIO0             ((LPC_GPIO_TypeDef      *) LPC_GPIO0_BASE    )\r
 991 #define LPC_GPIO1             ((LPC_GPIO_TypeDef      *) LPC_GPIO1_BASE    )\r
 992 #define LPC_GPIO2             ((LPC_GPIO_TypeDef      *) LPC_GPIO2_BASE    )\r
 993 #define LPC_GPIO3             ((LPC_GPIO_TypeDef      *) LPC_GPIO3_BASE    )\r
 994 #define LPC_GPIO4             ((LPC_GPIO_TypeDef      *) LPC_GPIO4_BASE    )\r
 995 #define LPC_WDT               ((LPC_WDT_TypeDef       *) LPC_WDT_BASE      )\r
 996 #define LPC_TIM0              ((LPC_TIM_TypeDef       *) LPC_TIM0_BASE     )\r
 997 #define LPC_TIM1              ((LPC_TIM_TypeDef       *) LPC_TIM1_BASE     )\r
 998 #define LPC_TIM2              ((LPC_TIM_TypeDef       *) LPC_TIM2_BASE     )\r
 999 #define LPC_TIM3              ((LPC_TIM_TypeDef       *) LPC_TIM3_BASE     )\r
1000 #define LPC_RIT               ((LPC_RIT_TypeDef       *) LPC_RIT_BASE      )\r
1001 #define LPC_UART0             ((LPC_UART_TypeDef     *) LPC_UART0_BASE    )\r
1002 #define LPC_UART1             ((LPC_UART1_TypeDef     *) LPC_UART1_BASE    )\r
1003 #define LPC_UART2             ((LPC_UART_TypeDef      *) LPC_UART2_BASE    )\r
1004 #define LPC_UART3             ((LPC_UART_TypeDef      *) LPC_UART3_BASE    )\r
1005 #define LPC_PWM1              ((LPC_PWM_TypeDef       *) LPC_PWM1_BASE     )\r
1006 #define LPC_I2C0              ((LPC_I2C_TypeDef       *) LPC_I2C0_BASE     )\r
1007 #define LPC_I2C1              ((LPC_I2C_TypeDef       *) LPC_I2C1_BASE     )\r
1008 #define LPC_I2C2              ((LPC_I2C_TypeDef       *) LPC_I2C2_BASE     )\r
1009 #define LPC_I2S               ((LPC_I2S_TypeDef       *) LPC_I2S_BASE      )\r
1010 #define LPC_SPI               ((LPC_SPI_TypeDef       *) LPC_SPI_BASE      )\r
1011 #define LPC_RTC               ((LPC_RTC_TypeDef       *) LPC_RTC_BASE      )\r
1012 #define LPC_GPIOINT           ((LPC_GPIOINT_TypeDef   *) LPC_GPIOINT_BASE  )\r
1013 #define LPC_PINCON            ((LPC_PINCON_TypeDef    *) LPC_PINCON_BASE   )\r
1014 #define LPC_SSP0              ((LPC_SSP_TypeDef       *) LPC_SSP0_BASE     )\r
1015 #define LPC_SSP1              ((LPC_SSP_TypeDef       *) LPC_SSP1_BASE     )\r
1016 #define LPC_ADC               ((LPC_ADC_TypeDef       *) LPC_ADC_BASE      )\r
1017 #define LPC_DAC               ((LPC_DAC_TypeDef       *) LPC_DAC_BASE      )\r
1018 #define LPC_CANAF_RAM         ((LPC_CANAF_RAM_TypeDef *) LPC_CANAF_RAM_BASE)\r
1019 #define LPC_CANAF             ((LPC_CANAF_TypeDef     *) LPC_CANAF_BASE    )\r
1020 #define LPC_CANCR             ((LPC_CANCR_TypeDef     *) LPC_CANCR_BASE    )\r
1021 #define LPC_CAN1              ((LPC_CAN_TypeDef       *) LPC_CAN1_BASE     )\r
1022 #define LPC_CAN2              ((LPC_CAN_TypeDef       *) LPC_CAN2_BASE     )\r
1023 #define LPC_MCPWM             ((LPC_MCPWM_TypeDef     *) LPC_MCPWM_BASE    )\r
1024 #define LPC_QEI               ((LPC_QEI_TypeDef       *) LPC_QEI_BASE      )\r
1025 #define LPC_EMAC              ((LPC_EMAC_TypeDef      *) LPC_EMAC_BASE     )\r
1026 #define LPC_GPDMA             ((LPC_GPDMA_TypeDef     *) LPC_GPDMA_BASE    )\r
1027 #define DMAREQSEL             (*(__IO uint32_t *)  ( 0x4000C1C4))\r
1028 #define LPC_GPDMACH0          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH0_BASE )\r
1029 #define LPC_GPDMACH1          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH1_BASE )\r
1030 #define LPC_GPDMACH2          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH2_BASE )\r
1031 #define LPC_GPDMACH3          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH3_BASE )\r
1032 #define LPC_GPDMACH4          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH4_BASE )\r
1033 #define LPC_GPDMACH5          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH5_BASE )\r
1034 #define LPC_GPDMACH6          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH6_BASE )\r
1035 #define LPC_GPDMACH7          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH7_BASE )\r
1036 #define LPC_USB               ((LPC_USB_TypeDef       *) LPC_USB_BASE      )\r
1037 \r
1038 #endif  // __LPC17xx_H__\r