bitbucket_lpc1768/CMSIS/system_LPC17xx.c

   1 /**************************************************************************//**\r
   2  * @file     system_LPC17xx.c\r
   3  * @brief    CMSIS Cortex-M3 Device Peripheral Access Layer Source File\r
   4  *           for the NXP LPC17xx Device Series\r
   5  * @version  V1.03\r
   6  * @date     07. October 2009\r
   7  *\r
   8  * @note\r
   9  * Copyright (C) 2009 ARM Limited. All rights reserved.\r
  10  *\r
  11  * @par\r
  12  * ARM Limited (ARM) is supplying this software for use with Cortex-M\r
  13  * processor based microcontrollers.  This file can be freely distributed\r
  14  * within development tools that are supporting such ARM based processors.\r
  15  *\r
  16  * @par\r
  17  * THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  18  * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  20  * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  21  * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  22  *\r
  23  ******************************************************************************/\r
  24 \r
  25 \r
  26 #include <stdint.h>\r
  27 #include "LPC17xx.h"\r
  28 \r
  29 /*\r
  30 //-------- <<< Use Configuration Wizard in Context Menu >>> ------------------\r
  31 */\r
  32 \r
  33 /*--------------------- Clock Configuration ----------------------------------\r
  34 //\r
  35 // <e> Clock Configuration\r
  36 //   <h> System Controls and Status Register (SCS)\r
  37 //     <o1.4>    OSCRANGE: Main Oscillator Range Select\r
  38 //                     <0=>  1 MHz to 20 MHz\r
  39 //                     <1=> 15 MHz to 24 MHz\r
  40 //     <e1.5>       OSCEN: Main Oscillator Enable\r
  41 //     </e>\r
  42 //   </h>\r
  43 //\r
  44 //   <h> Clock Source Select Register (CLKSRCSEL)\r
  45 //     <o2.0..1>   CLKSRC: PLL Clock Source Selection\r
  46 //                     <0=> Internal RC oscillator\r
  47 //                     <1=> Main oscillator\r
  48 //                     <2=> RTC oscillator\r
  49 //   </h>\r
  50 //\r
  51 //   <e3> PLL0 Configuration (Main PLL)\r
  52 //     <h> PLL0 Configuration Register (PLL0CFG)\r
  53 //                     <i> F_cco0 = (2 * M * F_in) / N\r
  54 //                     <i> F_in must be in the range of 32 kHz to 50 MHz\r
  55 //                     <i> F_cco0 must be in the range of 275 MHz to 550 MHz\r
  56 //       <o4.0..14>  MSEL: PLL Multiplier Selection\r
  57 //                     <6-32768><#-1>\r
  58 //                     <i> M Value\r
  59 //       <o4.16..23> NSEL: PLL Divider Selection\r
  60 //                     <1-256><#-1>\r
  61 //                     <i> N Value\r
  62 //     </h>\r
  63 //   </e>\r
  64 //\r
  65 //   <e5> PLL1 Configuration (USB PLL)\r
  66 //     <h> PLL1 Configuration Register (PLL1CFG)\r
  67 //                     <i> F_usb = M * F_osc or F_usb = F_cco1 / (2 * P)\r
  68 //                     <i> F_cco1 = F_osc * M * 2 * P\r
  69 //                     <i> F_cco1 must be in the range of 156 MHz to 320 MHz\r
  70 //       <o6.0..4>   MSEL: PLL Multiplier Selection\r
  71 //                     <1-32><#-1>\r
  72 //                     <i> M Value (for USB maximum value is 4)\r
  73 //       <o6.5..6>   PSEL: PLL Divider Selection\r
  74 //                     <0=> 1\r
  75 //                     <1=> 2\r
  76 //                     <2=> 4\r
  77 //                     <3=> 8\r
  78 //                     <i> P Value\r
  79 //     </h>\r
  80 //   </e>\r
  81 //\r
  82 //   <h> CPU Clock Configuration Register (CCLKCFG)\r
  83 //     <o7.0..7>  CCLKSEL: Divide Value for CPU Clock from PLL0\r
  84 //                     <3-256><#-1>\r
  85 //   </h>\r
  86 //\r
  87 //   <h> USB Clock Configuration Register (USBCLKCFG)\r
  88 //     <o8.0..3>   USBSEL: Divide Value for USB Clock from PLL0\r
  89 //                     <0-15>\r
  90 //                     <i> Divide is USBSEL + 1\r
  91 //   </h>\r
  92 //\r
  93 //   <h> Peripheral Clock Selection Register 0 (PCLKSEL0)\r
  94 //     <o9.0..1>    PCLK_WDT: Peripheral Clock Selection for WDT\r
  95 //                     <0=> Pclk = Cclk / 4\r
  96 //                     <1=> Pclk = Cclk\r
  97 //                     <2=> Pclk = Cclk / 2\r
  98 //                     <3=> Pclk = Hclk / 8\r
  99 //     <o9.2..3>    PCLK_TIMER0: Peripheral Clock Selection for TIMER0\r
 100 //                     <0=> Pclk = Cclk / 4\r
 101 //                     <1=> Pclk = Cclk\r
 102 //                     <2=> Pclk = Cclk / 2\r
 103 //                     <3=> Pclk = Hclk / 8\r
 104 //     <o9.4..5>    PCLK_TIMER1: Peripheral Clock Selection for TIMER1\r
 105 //                     <0=> Pclk = Cclk / 4\r
 106 //                     <1=> Pclk = Cclk\r
 107 //                     <2=> Pclk = Cclk / 2\r
 108 //                     <3=> Pclk = Hclk / 8\r
 109 //     <o9.6..7>    PCLK_UART0: Peripheral Clock Selection for UART0\r
 110 //                     <0=> Pclk = Cclk / 4\r
 111 //                     <1=> Pclk = Cclk\r
 112 //                     <2=> Pclk = Cclk / 2\r
 113 //                     <3=> Pclk = Hclk / 8\r
 114 //     <o9.8..9>    PCLK_UART1: Peripheral Clock Selection for UART1\r
 115 //                     <0=> Pclk = Cclk / 4\r
 116 //                     <1=> Pclk = Cclk\r
 117 //                     <2=> Pclk = Cclk / 2\r
 118 //                     <3=> Pclk = Hclk / 8\r
 119 //     <o9.12..13>  PCLK_PWM1: Peripheral Clock Selection for PWM1\r
 120 //                     <0=> Pclk = Cclk / 4\r
 121 //                     <1=> Pclk = Cclk\r
 122 //                     <2=> Pclk = Cclk / 2\r
 123 //                     <3=> Pclk = Hclk / 8\r
 124 //     <o9.14..15>  PCLK_I2C0: Peripheral Clock Selection for I2C0\r
 125 //                     <0=> Pclk = Cclk / 4\r
 126 //                     <1=> Pclk = Cclk\r
 127 //                     <2=> Pclk = Cclk / 2\r
 128 //                     <3=> Pclk = Hclk / 8\r
 129 //     <o9.16..17>  PCLK_SPI: Peripheral Clock Selection for SPI\r
 130 //                     <0=> Pclk = Cclk / 4\r
 131 //                     <1=> Pclk = Cclk\r
 132 //                     <2=> Pclk = Cclk / 2\r
 133 //                     <3=> Pclk = Hclk / 8\r
 134 //     <o9.20..21>  PCLK_SSP1: Peripheral Clock Selection for SSP1\r
 135 //                     <0=> Pclk = Cclk / 4\r
 136 //                     <1=> Pclk = Cclk\r
 137 //                     <2=> Pclk = Cclk / 2\r
 138 //                     <3=> Pclk = Hclk / 8\r
 139 //     <o9.22..23>  PCLK_DAC: Peripheral Clock Selection for DAC\r
 140 //                     <0=> Pclk = Cclk / 4\r
 141 //                     <1=> Pclk = Cclk\r
 142 //                     <2=> Pclk = Cclk / 2\r
 143 //                     <3=> Pclk = Hclk / 8\r
 144 //     <o9.24..25>  PCLK_ADC: Peripheral Clock Selection for ADC\r
 145 //                     <0=> Pclk = Cclk / 4\r
 146 //                     <1=> Pclk = Cclk\r
 147 //                     <2=> Pclk = Cclk / 2\r
 148 //                     <3=> Pclk = Hclk / 8\r
 149 //     <o9.26..27>  PCLK_CAN1: Peripheral Clock Selection for CAN1\r
 150 //                     <0=> Pclk = Cclk / 4\r
 151 //                     <1=> Pclk = Cclk\r
 152 //                     <2=> Pclk = Cclk / 2\r
 153 //                     <3=> Pclk = Hclk / 6\r
 154 //     <o9.28..29>  PCLK_CAN2: Peripheral Clock Selection for CAN2\r
 155 //                     <0=> Pclk = Cclk / 4\r
 156 //                     <1=> Pclk = Cclk\r
 157 //                     <2=> Pclk = Cclk / 2\r
 158 //                     <3=> Pclk = Hclk / 6\r
 159 //     <o9.30..31>  PCLK_ACF: Peripheral Clock Selection for ACF\r
 160 //                     <0=> Pclk = Cclk / 4\r
 161 //                     <1=> Pclk = Cclk\r
 162 //                     <2=> Pclk = Cclk / 2\r
 163 //                     <3=> Pclk = Hclk / 6\r
 164 //   </h>\r
 165 //\r
 166 //   <h> Peripheral Clock Selection Register 1 (PCLKSEL1)\r
 167 //     <o10.0..1>   PCLK_QEI: Peripheral Clock Selection for the Quadrature Encoder Interface\r
 168 //                     <0=> Pclk = Cclk / 4\r
 169 //                     <1=> Pclk = Cclk\r
 170 //                     <2=> Pclk = Cclk / 2\r
 171 //                     <3=> Pclk = Hclk / 8\r
 172 //     <o10.2..3>   PCLK_GPIO: Peripheral Clock Selection for GPIOs\r
 173 //                     <0=> Pclk = Cclk / 4\r
 174 //                     <1=> Pclk = Cclk\r
 175 //                     <2=> Pclk = Cclk / 2\r
 176 //                     <3=> Pclk = Hclk / 8\r
 177 //     <o10.4..5>   PCLK_PCB: Peripheral Clock Selection for the Pin Connect Block\r
 178 //                     <0=> Pclk = Cclk / 4\r
 179 //                     <1=> Pclk = Cclk\r
 180 //                     <2=> Pclk = Cclk / 2\r
 181 //                     <3=> Pclk = Hclk / 8\r
 182 //     <o10.6..7>   PCLK_I2C1: Peripheral Clock Selection for I2C1\r
 183 //                     <0=> Pclk = Cclk / 4\r
 184 //                     <1=> Pclk = Cclk\r
 185 //                     <2=> Pclk = Cclk / 2\r
 186 //                     <3=> Pclk = Hclk / 8\r
 187 //     <o10.10..11> PCLK_SSP0: Peripheral Clock Selection for SSP0\r
 188 //                     <0=> Pclk = Cclk / 4\r
 189 //                     <1=> Pclk = Cclk\r
 190 //                     <2=> Pclk = Cclk / 2\r
 191 //                     <3=> Pclk = Hclk / 8\r
 192 //     <o10.12..13> PCLK_TIMER2: Peripheral Clock Selection for TIMER2\r
 193 //                     <0=> Pclk = Cclk / 4\r
 194 //                     <1=> Pclk = Cclk\r
 195 //                     <2=> Pclk = Cclk / 2\r
 196 //                     <3=> Pclk = Hclk / 8\r
 197 //     <o10.14..15> PCLK_TIMER3: Peripheral Clock Selection for TIMER3\r
 198 //                     <0=> Pclk = Cclk / 4\r
 199 //                     <1=> Pclk = Cclk\r
 200 //                     <2=> Pclk = Cclk / 2\r
 201 //                     <3=> Pclk = Hclk / 8\r
 202 //     <o10.16..17> PCLK_UART2: Peripheral Clock Selection for UART2\r
 203 //                     <0=> Pclk = Cclk / 4\r
 204 //                     <1=> Pclk = Cclk\r
 205 //                     <2=> Pclk = Cclk / 2\r
 206 //                     <3=> Pclk = Hclk / 8\r
 207 //     <o10.18..19> PCLK_UART3: Peripheral Clock Selection for UART3\r
 208 //                     <0=> Pclk = Cclk / 4\r
 209 //                     <1=> Pclk = Cclk\r
 210 //                     <2=> Pclk = Cclk / 2\r
 211 //                     <3=> Pclk = Hclk / 8\r
 212 //     <o10.20..21> PCLK_I2C2: Peripheral Clock Selection for I2C2\r
 213 //                     <0=> Pclk = Cclk / 4\r
 214 //                     <1=> Pclk = Cclk\r
 215 //                     <2=> Pclk = Cclk / 2\r
 216 //                     <3=> Pclk = Hclk / 8\r
 217 //     <o10.22..23> PCLK_I2S: Peripheral Clock Selection for I2S\r
 218 //                     <0=> Pclk = Cclk / 4\r
 219 //                     <1=> Pclk = Cclk\r
 220 //                     <2=> Pclk = Cclk / 2\r
 221 //                     <3=> Pclk = Hclk / 8\r
 222 //     <o10.26..27> PCLK_RIT: Peripheral Clock Selection for the Repetitive Interrupt Timer\r
 223 //                     <0=> Pclk = Cclk / 4\r
 224 //                     <1=> Pclk = Cclk\r
 225 //                     <2=> Pclk = Cclk / 2\r
 226 //                     <3=> Pclk = Hclk / 8\r
 227 //     <o10.28..29> PCLK_SYSCON: Peripheral Clock Selection for the System Control Block\r
 228 //                     <0=> Pclk = Cclk / 4\r
 229 //                     <1=> Pclk = Cclk\r
 230 //                     <2=> Pclk = Cclk / 2\r
 231 //                     <3=> Pclk = Hclk / 8\r
 232 //     <o10.30..31> PCLK_MC: Peripheral Clock Selection for the Motor Control PWM\r
 233 //                     <0=> Pclk = Cclk / 4\r
 234 //                     <1=> Pclk = Cclk\r
 235 //                     <2=> Pclk = Cclk / 2\r
 236 //                     <3=> Pclk = Hclk / 8\r
 237 //   </h>\r
 238 //\r
 239 //   <h> Power Control for Peripherals Register (PCONP)\r
 240 //     <o11.1>      PCTIM0: Timer/Counter 0 power/clock enable\r
 241 //     <o11.2>      PCTIM1: Timer/Counter 1 power/clock enable\r
 242 //     <o11.3>      PCUART0: UART 0 power/clock enable\r
 243 //     <o11.4>      PCUART1: UART 1 power/clock enable\r
 244 //     <o11.6>      PCPWM1: PWM 1 power/clock enable\r
 245 //     <o11.7>      PCI2C0: I2C interface 0 power/clock enable\r
 246 //     <o11.8>      PCSPI: SPI interface power/clock enable\r
 247 //     <o11.9>      PCRTC: RTC power/clock enable\r
 248 //     <o11.10>     PCSSP1: SSP interface 1 power/clock enable\r
 249 //     <o11.12>     PCAD: A/D converter power/clock enable\r
 250 //     <o11.13>     PCCAN1: CAN controller 1 power/clock enable\r
 251 //     <o11.14>     PCCAN2: CAN controller 2 power/clock enable\r
 252 //     <o11.15>     PCGPIO: GPIOs power/clock enable\r
 253 //     <o11.16>     PCRIT: Repetitive interrupt timer power/clock enable\r
 254 //     <o11.17>     PCMC: Motor control PWM power/clock enable\r
 255 //     <o11.18>     PCQEI: Quadrature encoder interface power/clock enable\r
 256 //     <o11.19>     PCI2C1: I2C interface 1 power/clock enable\r
 257 //     <o11.21>     PCSSP0: SSP interface 0 power/clock enable\r
 258 //     <o11.22>     PCTIM2: Timer 2 power/clock enable\r
 259 //     <o11.23>     PCTIM3: Timer 3 power/clock enable\r
 260 //     <o11.24>     PCUART2: UART 2 power/clock enable\r
 261 //     <o11.25>     PCUART3: UART 3 power/clock enable\r
 262 //     <o11.26>     PCI2C2: I2C interface 2 power/clock enable\r
 263 //     <o11.27>     PCI2S: I2S interface power/clock enable\r
 264 //     <o11.29>     PCGPDMA: GP DMA function power/clock enable\r
 265 //     <o11.30>     PCENET: Ethernet block power/clock enable\r
 266 //     <o11.31>     PCUSB: USB interface power/clock enable\r
 267 //   </h>\r
 268 //\r
 269 //   <h> Clock Output Configuration Register (CLKOUTCFG)\r
 270 //     <o12.0..3>   CLKOUTSEL: Selects clock source for CLKOUT\r
 271 //                     <0=> CPU clock\r
 272 //                     <1=> Main oscillator\r
 273 //                     <2=> Internal RC oscillator\r
 274 //                     <3=> USB clock\r
 275 //                     <4=> RTC oscillator\r
 276 //     <o12.4..7>   CLKOUTDIV: Selects clock divider for CLKOUT\r
 277 //                     <1-16><#-1>\r
 278 //     <o12.8>      CLKOUT_EN: CLKOUT enable control\r
 279 //   </h>\r
 280 //\r
 281 // </e>\r
 282 */\r
 283 #define CLOCK_SETUP           1\r
 284 #define SCS_Val               0x00000020\r
 285 #define CLKSRCSEL_Val         0x00000001\r
 286 #define PLL0_SETUP            1\r
 287 #define PLL0CFG_Val           0x00050063\r
 288 #define PLL1_SETUP            1\r
 289 #define PLL1CFG_Val           0x00000023\r
 290 #define CCLKCFG_Val           0x00000003\r
 291 #define USBCLKCFG_Val         0x00000000\r
 292 #define PCLKSEL0_Val          0x00000000\r
 293 #define PCLKSEL1_Val          0x00000000\r
 294 #define PCONP_Val             0x042887DE\r
 295 #define CLKOUTCFG_Val         0x00000000\r
 296 \r
 297 \r
 298 /*--------------------- Flash Accelerator Configuration ----------------------\r
 299 //\r
 300 // <e> Flash Accelerator Configuration\r
 301 //   <o1.0..11>  Reserved\r
 302 //   <o1.12..15> FLASHTIM: Flash Access Time\r
 303 //               <0=> 1 CPU clock (for CPU clock up to 20 MHz)\r
 304 //               <1=> 2 CPU clocks (for CPU clock up to 40 MHz)\r
 305 //               <2=> 3 CPU clocks (for CPU clock up to 60 MHz)\r
 306 //               <3=> 4 CPU clocks (for CPU clock up to 80 MHz)\r
 307 //               <4=> 5 CPU clocks (for CPU clock up to 100 MHz)\r
 308 //               <5=> 6 CPU clocks (for any CPU clock)\r
 309 // </e>\r
 310 */\r
 311 #define FLASH_SETUP           1\r
 312 #define FLASHCFG_Val          0x0000303A\r
 313 \r
 314 /*\r
 315 //-------- <<< end of configuration section >>> ------------------------------\r
 316 */\r
 317 \r
 318 /*----------------------------------------------------------------------------\r
 319   Check the register settings\r
 320  *----------------------------------------------------------------------------*/\r
 321 #define CHECK_RANGE(val, min, max)                ((val < min) || (val > max))\r
 322 #define CHECK_RSVD(val, mask)                     (val & mask)\r
 323 \r
 324 /* Clock Configuration -------------------------------------------------------*/\r
 325 #if (CHECK_RSVD((SCS_Val),       ~0x00000030))\r
 326    #error "SCS: Invalid values of reserved bits!"\r
 327 #endif\r
 328 \r
 329 #if (CHECK_RANGE((CLKSRCSEL_Val), 0, 2))\r
 330    #error "CLKSRCSEL: Value out of range!"\r
 331 #endif\r
 332 \r
 333 #if (CHECK_RSVD((PLL0CFG_Val),   ~0x00FF7FFF))\r
 334    #error "PLL0CFG: Invalid values of reserved bits!"\r
 335 #endif\r
 336 \r
 337 #if (CHECK_RSVD((PLL1CFG_Val),   ~0x0000007F))\r
 338    #error "PLL1CFG: Invalid values of reserved bits!"\r
 339 #endif\r
 340 \r
 341 #if ((CCLKCFG_Val != 0) && (((CCLKCFG_Val - 1) % 2)))\r
 342    #error "CCLKCFG: CCLKSEL field does not contain only odd values or 0!"\r
 343 #endif\r
 344 \r
 345 #if (CHECK_RSVD((USBCLKCFG_Val), ~0x0000000F))\r
 346    #error "USBCLKCFG: Invalid values of reserved bits!"\r
 347 #endif\r
 348 \r
 349 #if (CHECK_RSVD((PCLKSEL0_Val),   0x000C0C00))\r
 350    #error "PCLKSEL0: Invalid values of reserved bits!"\r
 351 #endif\r
 352 \r
 353 #if (CHECK_RSVD((PCLKSEL1_Val),   0x03000300))\r
 354    #error "PCLKSEL1: Invalid values of reserved bits!"\r
 355 #endif\r
 356 \r
 357 #if (CHECK_RSVD((PCONP_Val),      0x10100821))\r
 358    #error "PCONP: Invalid values of reserved bits!"\r
 359 #endif\r
 360 \r
 361 #if (CHECK_RSVD((CLKOUTCFG_Val), ~0x000001FF))\r
 362    #error "CLKOUTCFG: Invalid values of reserved bits!"\r
 363 #endif\r
 364 \r
 365 /* Flash Accelerator Configuration -------------------------------------------*/\r
 366 #if (CHECK_RSVD((FLASHCFG_Val), ~0x0000F07F))\r
 367    #error "FLASHCFG: Invalid values of reserved bits!"\r
 368 #endif\r
 369 \r
 370 \r
 371 /*----------------------------------------------------------------------------\r
 372   DEFINES\r
 373  *----------------------------------------------------------------------------*/\r
 374 \r
 375 /*----------------------------------------------------------------------------\r
 376   Define clocks\r
 377  *----------------------------------------------------------------------------*/\r
 378 #define XTAL        (12000000UL)        /* Oscillator frequency               */\r
 379 #define OSC_CLK     (      XTAL)        /* Main oscillator frequency          */\r
 380 #define RTC_CLK     (   32000UL)        /* RTC oscillator frequency           */\r
 381 #define IRC_OSC     ( 4000000UL)        /* Internal RC oscillator frequency   */\r
 382 \r
 383 \r
 384 /* F_cco0 = (2 * M * F_in) / N  */\r
 385 #define __M               (((PLL0CFG_Val      ) & 0x7FFF) + 1)\r
 386 #define __N               (((PLL0CFG_Val >> 16) & 0x00FF) + 1)\r
 387 #define __FCCO(__F_IN)    ((2 * __M * __F_IN) / __N)\r
 388 #define __CCLK_DIV        (((CCLKCFG_Val      ) & 0x00FF) + 1)\r
 389 \r
 390 /* Determine core clock frequency according to settings */\r
 391  #if (PLL0_SETUP)\r
 392     #if   ((CLKSRCSEL_Val & 0x03) == 1)\r
 393         #define __CORE_CLK (__FCCO(OSC_CLK) / __CCLK_DIV)\r
 394     #elif ((CLKSRCSEL_Val & 0x03) == 2)\r
 395         #define __CORE_CLK (__FCCO(RTC_CLK) / __CCLK_DIV)\r
 396     #else\r
 397         #define __CORE_CLK (__FCCO(IRC_OSC) / __CCLK_DIV)\r
 398     #endif\r
 399  #else\r
 400     #if   ((CLKSRCSEL_Val & 0x03) == 1)\r
 401         #define __CORE_CLK (OSC_CLK         / __CCLK_DIV)\r
 402     #elif ((CLKSRCSEL_Val & 0x03) == 2)\r
 403         #define __CORE_CLK (RTC_CLK         / __CCLK_DIV)\r
 404     #else\r
 405         #define __CORE_CLK (IRC_OSC         / __CCLK_DIV)\r
 406     #endif\r
 407  #endif\r
 408 \r
 409 \r
 410 /*----------------------------------------------------------------------------\r
 411   Clock Variable definitions\r
 412  *----------------------------------------------------------------------------*/\r
 413 uint32_t SystemCoreClock = __CORE_CLK;/*!< System Clock Frequency (Core Clock)*/\r
 414 \r
 415 \r
 416 /*----------------------------------------------------------------------------\r
 417   Clock functions\r
 418  *----------------------------------------------------------------------------*/\r
 419 void SystemCoreClockUpdate (void)            /* Get Core Clock Frequency      */\r
 420 {\r
 421   /* Determine clock frequency according to clock register values             */\r
 422   if (((LPC_SC->PLL0STAT >> 24) & 3) == 3) { /* If PLL0 enabled and connected */\r
 423     switch (LPC_SC->CLKSRCSEL & 0x03) {\r
 424       case 0:                                /* Int. RC oscillator => PLL0    */\r
 425       case 3:                                /* Reserved, default to Int. RC  */\r
 426         SystemCoreClock = (IRC_OSC *\r
 427                           ((2 * ((LPC_SC->PLL0STAT & 0x7FFF) + 1)))  /\r
 428                           (((LPC_SC->PLL0STAT >> 16) & 0xFF) + 1)    /\r
 429                           ((LPC_SC->CCLKCFG & 0xFF)+ 1));\r
 430         break;\r
 431       case 1:                                /* Main oscillator => PLL0       */\r
 432         SystemCoreClock = (OSC_CLK *\r
 433                           ((2 * ((LPC_SC->PLL0STAT & 0x7FFF) + 1)))  /\r
 434                           (((LPC_SC->PLL0STAT >> 16) & 0xFF) + 1)    /\r
 435                           ((LPC_SC->CCLKCFG & 0xFF)+ 1));\r
 436         break;\r
 437       case 2:                                /* RTC oscillator => PLL0        */\r
 438         SystemCoreClock = (RTC_CLK *\r
 439                           ((2 * ((LPC_SC->PLL0STAT & 0x7FFF) + 1)))  /\r
 440                           (((LPC_SC->PLL0STAT >> 16) & 0xFF) + 1)    /\r
 441                           ((LPC_SC->CCLKCFG & 0xFF)+ 1));\r
 442         break;\r
 443     }\r
 444   } else {\r
 445     switch (LPC_SC->CLKSRCSEL & 0x03) {\r
 446       case 0:                                /* Int. RC oscillator => PLL0    */\r
 447       case 3:                                /* Reserved, default to Int. RC  */\r
 448         SystemCoreClock = IRC_OSC / ((LPC_SC->CCLKCFG & 0xFF)+ 1);\r
 449         break;\r
 450       case 1:                                /* Main oscillator => PLL0       */\r
 451         SystemCoreClock = OSC_CLK / ((LPC_SC->CCLKCFG & 0xFF)+ 1);\r
 452         break;\r
 453       case 2:                                /* RTC oscillator => PLL0        */\r
 454         SystemCoreClock = RTC_CLK / ((LPC_SC->CCLKCFG & 0xFF)+ 1);\r
 455         break;\r
 456     }\r
 457   }\r
 458 \r
 459 }\r
 460 /* Exported types --------------------------------------------------------------*/\r
 461 /* Exported constants --------------------------------------------------------*/\r
 462 //extern unsigned long _sidata;         /* start address for the initialization values of the .data section. defined in linker script */\r
 463 //extern unsigned long _sdata;          /* start address for the .data section. defined in linker script */\r
 464 //extern unsigned long _edata;          /* end address for the .data section. defined in linker script */\r
 465 //\r
 466 //extern unsigned long _sbss;                   /* start address for the .bss section. defined in linker script */\r
 467 //extern unsigned long _ebss;                   /* end address for the .bss section. defined in linker script */\r
 468 \r
 469 //void _init(void)\r
 470 //{\r
 471 //    unsigned long *pulSrc, *pulDest;\r
 472 //\r
 473 //    //\r
 474 //    // Copy the data segment initializers from flash to SRAM in ROM mode\r
 475 //    //\r
 476 //#if (__RAM_MODE__==0)\r
 477 //    pulSrc = &_sidata;\r
 478 //    for(pulDest = &_sdata; pulDest < &_edata; )\r
 479 //    {\r
 480 //        *(pulDest++) = *(pulSrc++);\r
 481 //    }\r
 482 //#endif\r
 483 //\r
 484 //\r
 485 //    //\r
 486 //    // Zero fill the bss segment.\r
 487 //    //\r
 488 //    for(pulDest = &_sbss; pulDest < &_ebss; )\r
 489 //    {\r
 490 //        *(pulDest++) = 0;\r
 491 //    }\r
 492 //}\r
 493 \r
 494 /**\r
 495  * Initialize the system\r
 496  *\r
 497  * @param  none\r
 498  * @return none\r
 499  *\r
 500  * @brief  Setup the microcontroller system.\r
 501  *         Initialize the System.\r
 502  */\r
 503 void SystemInit (void)\r
 504 {\r
 505 \r
 506 #if (CLOCK_SETUP)                       /* Clock Setup                        */\r
 507   LPC_SC->SCS       = SCS_Val;\r
 508   if (SCS_Val & (1 << 5)) {             /* If Main Oscillator is enabled      */\r
 509     while ((LPC_SC->SCS & (1<<6)) == 0);/* Wait for Oscillator to be ready    */\r
 510   }\r
 511 \r
 512   LPC_SC->CCLKCFG   = CCLKCFG_Val;      /* Setup Clock Divider                */\r
 513   LPC_SC->PCLKSEL0  = PCLKSEL0_Val;     /* Peripheral Clock Selection         */\r
 514   LPC_SC->PCLKSEL1  = PCLKSEL1_Val;\r
 515 \r
 516 #if (PLL0_SETUP)\r
 517   LPC_SC->CLKSRCSEL = CLKSRCSEL_Val;    /* Select Clock Source for PLL0       */\r
 518 \r
 519   LPC_SC->PLL0CFG   = PLL0CFG_Val;      /* configure PLL0                     */\r
 520   LPC_SC->PLL0FEED  = 0xAA;\r
 521   LPC_SC->PLL0FEED  = 0x55;\r
 522 \r
 523   LPC_SC->PLL0CON   = 0x01;             /* PLL0 Enable                        */\r
 524   LPC_SC->PLL0FEED  = 0xAA;\r
 525   LPC_SC->PLL0FEED  = 0x55;\r
 526   while (!(LPC_SC->PLL0STAT & (1<<26)));/* Wait for PLOCK0                    */\r
 527 \r
 528   LPC_SC->PLL0CON   = 0x03;             /* PLL0 Enable & Connect              */\r
 529   LPC_SC->PLL0FEED  = 0xAA;\r
 530   LPC_SC->PLL0FEED  = 0x55;\r
 531   while (!(LPC_SC->PLL0STAT & ((1<<25) | (1<<24))));/* Wait for PLLC0_STAT & PLLE0_STAT */\r
 532 #endif\r
 533 \r
 534 #if (PLL1_SETUP)\r
 535   LPC_SC->PLL1CFG   = PLL1CFG_Val;\r
 536   LPC_SC->PLL1FEED  = 0xAA;\r
 537   LPC_SC->PLL1FEED  = 0x55;\r
 538 \r
 539   LPC_SC->PLL1CON   = 0x01;             /* PLL1 Enable                        */\r
 540   LPC_SC->PLL1FEED  = 0xAA;\r
 541   LPC_SC->PLL1FEED  = 0x55;\r
 542   while (!(LPC_SC->PLL1STAT & (1<<10)));/* Wait for PLOCK1                    */\r
 543 \r
 544   LPC_SC->PLL1CON   = 0x03;             /* PLL1 Enable & Connect              */\r
 545   LPC_SC->PLL1FEED  = 0xAA;\r
 546   LPC_SC->PLL1FEED  = 0x55;\r
 547   while (!(LPC_SC->PLL1STAT & ((1<< 9) | (1<< 8))));/* Wait for PLLC1_STAT & PLLE1_STAT */\r
 548 #else\r
 549   LPC_SC->USBCLKCFG = USBCLKCFG_Val;    /* Setup USB Clock Divider            */\r
 550 #endif\r
 551   LPC_SC->PCONP     = PCONP_Val;        /* Power Control for Peripherals      */\r
 552 \r
 553   LPC_SC->CLKOUTCFG = CLKOUTCFG_Val;    /* Clock Output Configuration         */\r
 554 #endif\r
 555 \r
 556 #if (FLASH_SETUP == 1)                  /* Flash Accelerator Setup            */\r
 557   LPC_SC->FLASHCFG  = FLASHCFG_Val;\r
 558 #endif\r
 559 }\r