new_cmsis/system_LPC17xx.c

   1 /******************************************************************************\r
   2  * @file:    system_LPC17xx.c\r
   3  * @purpose: CMSIS Cortex-M3 Device Peripheral Access Layer Source File\r
   4  *           for the NXP LPC17xx Device Series \r
   5  * @version: V1.1\r
   6  * @date:    18th May 2009\r
   7  *----------------------------------------------------------------------------\r
   8  *\r
   9  * Copyright (C) 2008 ARM Limited. All rights reserved.\r
  10  *\r
  11  * ARM Limited (ARM) is supplying this software for use with Cortex-M3 \r
  12  * processor based microcontrollers.  This file can be freely distributed \r
  13  * within development tools that are supporting such ARM based processors. \r
  14  *\r
  15  * THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  16  * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  17  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  18  * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  19  * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  20  *\r
  21  ******************************************************************************/\r
  22 \r
  23 \r
  24 #include <stdint.h>\r
  25 #include "LPC17xx.h"\r
  26 \r
  27 /*\r
  28 //-------- <<< Use Configuration Wizard in Context Menu >>> ------------------\r
  29 */\r
  30 \r
  31 /*--------------------- Clock Configuration ----------------------------------\r
  32 //\r
  33 // <e> Clock Configuration\r
  34 //   <h> System Controls and Status Register (SCS)\r
  35 //     <o1.4>    OSCRANGE: Main Oscillator Range Select\r
  36 //                     <0=>  1 MHz to 20 MHz\r
  37 //                     <1=> 15 MHz to 24 MHz\r
  38 //     <e1.5>       OSCEN: Main Oscillator Enable\r
  39 //     </e>\r
  40 //   </h>\r
  41 //\r
  42 //   <h> Clock Source Select Register (CLKSRCSEL)\r
  43 //     <o2.0..1>   CLKSRC: PLL Clock Source Selection\r
  44 //                     <0=> Internal RC oscillator\r
  45 //                     <1=> Main oscillator\r
  46 //                     <2=> RTC oscillator\r
  47 //   </h>\r
  48 //\r
  49 //   <e3> PLL0 Configuration (Main PLL)\r
  50 //     <h> PLL0 Configuration Register (PLL0CFG)\r
  51 //                     <i> F_cco0 = (2 * M * F_in) / N\r
  52 //                     <i> F_in must be in the range of 32 kHz to 50 MHz\r
  53 //                     <i> F_cco0 must be in the range of 275 MHz to 550 MHz\r
  54 //       <o4.0..14>  MSEL: PLL Multiplier Selection\r
  55 //                     <6-32768><#-1>\r
  56 //                     <i> M Value\r
  57 //       <o4.16..23> NSEL: PLL Divider Selection\r
  58 //                     <1-256><#-1>\r
  59 //                     <i> N Value\r
  60 //     </h>\r
  61 //   </e>\r
  62 //\r
  63 //   <e5> PLL1 Configuration (USB PLL)\r
  64 //     <h> PLL1 Configuration Register (PLL1CFG)\r
  65 //                     <i> F_usb = M * F_osc or F_usb = F_cco1 / (2 * P)\r
  66 //                     <i> F_cco1 = F_osc * M * 2 * P\r
  67 //                     <i> F_cco1 must be in the range of 156 MHz to 320 MHz\r
  68 //       <o6.0..4>   MSEL: PLL Multiplier Selection\r
  69 //                     <1-32><#-1>\r
  70 //                     <i> M Value (for USB maximum value is 4)\r
  71 //       <o6.5..6>   PSEL: PLL Divider Selection\r
  72 //                     <0=> 1\r
  73 //                     <1=> 2\r
  74 //                     <2=> 4\r
  75 //                     <3=> 8\r
  76 //                     <i> P Value\r
  77 //     </h>\r
  78 //   </e>\r
  79 //\r
  80 //   <h> CPU Clock Configuration Register (CCLKCFG)\r
  81 //     <o7.0..7>  CCLKSEL: Divide Value for CPU Clock from PLL0\r
  82 //                     <2-256:2><#-1>\r
  83 //   </h>\r
  84 //\r
  85 //   <h> USB Clock Configuration Register (USBCLKCFG)\r
  86 //     <o8.0..3>   USBSEL: Divide Value for USB Clock from PLL1\r
  87 //                     <0-15>\r
  88 //                     <i> Divide is USBSEL + 1\r
  89 //   </h>\r
  90 //\r
  91 //   <h> Peripheral Clock Selection Register 0 (PCLKSEL0)\r
  92 //     <o9.0..1>    PCLK_WDT: Peripheral Clock Selection for WDT\r
  93 //                     <0=> Pclk = Cclk / 4\r
  94 //                     <1=> Pclk = Cclk\r
  95 //                     <2=> Pclk = Cclk / 2\r
  96 //                     <3=> Pclk = Hclk / 8\r
  97 //     <o9.2..3>    PCLK_TIMER0: Peripheral Clock Selection for TIMER0\r
  98 //                     <0=> Pclk = Cclk / 4\r
  99 //                     <1=> Pclk = Cclk\r
 100 //                     <2=> Pclk = Cclk / 2\r
 101 //                     <3=> Pclk = Hclk / 8\r
 102 //     <o9.4..5>    PCLK_TIMER1: Peripheral Clock Selection for TIMER1\r
 103 //                     <0=> Pclk = Cclk / 4\r
 104 //                     <1=> Pclk = Cclk\r
 105 //                     <2=> Pclk = Cclk / 2\r
 106 //                     <3=> Pclk = Hclk / 8\r
 107 //     <o9.6..7>    PCLK_UART0: Peripheral Clock Selection for UART0\r
 108 //                     <0=> Pclk = Cclk / 4\r
 109 //                     <1=> Pclk = Cclk\r
 110 //                     <2=> Pclk = Cclk / 2\r
 111 //                     <3=> Pclk = Hclk / 8\r
 112 //     <o9.8..9>    PCLK_UART1: Peripheral Clock Selection for UART1\r
 113 //                     <0=> Pclk = Cclk / 4\r
 114 //                     <1=> Pclk = Cclk\r
 115 //                     <2=> Pclk = Cclk / 2\r
 116 //                     <3=> Pclk = Hclk / 8\r
 117 //     <o9.12..13>  PCLK_PWM1: Peripheral Clock Selection for PWM1\r
 118 //                     <0=> Pclk = Cclk / 4\r
 119 //                     <1=> Pclk = Cclk\r
 120 //                     <2=> Pclk = Cclk / 2\r
 121 //                     <3=> Pclk = Hclk / 8\r
 122 //     <o9.14..15>  PCLK_I2C0: Peripheral Clock Selection for I2C0\r
 123 //                     <0=> Pclk = Cclk / 4\r
 124 //                     <1=> Pclk = Cclk\r
 125 //                     <2=> Pclk = Cclk / 2\r
 126 //                     <3=> Pclk = Hclk / 8\r
 127 //     <o9.16..17>  PCLK_SPI: Peripheral Clock Selection for SPI\r
 128 //                     <0=> Pclk = Cclk / 4\r
 129 //                     <1=> Pclk = Cclk\r
 130 //                     <2=> Pclk = Cclk / 2\r
 131 //                     <3=> Pclk = Hclk / 8\r
 132 //     <o9.20..21>  PCLK_SSP1: Peripheral Clock Selection for SSP1\r
 133 //                     <0=> Pclk = Cclk / 4\r
 134 //                     <1=> Pclk = Cclk\r
 135 //                     <2=> Pclk = Cclk / 2\r
 136 //                     <3=> Pclk = Hclk / 8\r
 137 //     <o9.22..23>  PCLK_DAC: Peripheral Clock Selection for DAC\r
 138 //                     <0=> Pclk = Cclk / 4\r
 139 //                     <1=> Pclk = Cclk\r
 140 //                     <2=> Pclk = Cclk / 2\r
 141 //                     <3=> Pclk = Hclk / 8\r
 142 //     <o9.24..25>  PCLK_ADC: Peripheral Clock Selection for ADC\r
 143 //                     <0=> Pclk = Cclk / 4\r
 144 //                     <1=> Pclk = Cclk\r
 145 //                     <2=> Pclk = Cclk / 2\r
 146 //                     <3=> Pclk = Hclk / 8\r
 147 //     <o9.26..27>  PCLK_CAN1: Peripheral Clock Selection for CAN1\r
 148 //                     <0=> Pclk = Cclk / 4\r
 149 //                     <1=> Pclk = Cclk\r
 150 //                     <2=> Pclk = Cclk / 2\r
 151 //                     <3=> Pclk = Hclk / 6\r
 152 //     <o9.28..29>  PCLK_CAN2: Peripheral Clock Selection for CAN2\r
 153 //                     <0=> Pclk = Cclk / 4\r
 154 //                     <1=> Pclk = Cclk\r
 155 //                     <2=> Pclk = Cclk / 2\r
 156 //                     <3=> Pclk = Hclk / 6\r
 157 //     <o9.30..31>  PCLK_ACF: Peripheral Clock Selection for ACF\r
 158 //                     <0=> Pclk = Cclk / 4\r
 159 //                     <1=> Pclk = Cclk\r
 160 //                     <2=> Pclk = Cclk / 2\r
 161 //                     <3=> Pclk = Hclk / 6\r
 162 //   </h>\r
 163 //\r
 164 //   <h> Peripheral Clock Selection Register 1 (PCLKSEL1)\r
 165 //     <o10.0..1>   PCLK_QEI: Peripheral Clock Selection for the Quadrature Encoder Interface\r
 166 //                     <0=> Pclk = Cclk / 4\r
 167 //                     <1=> Pclk = Cclk\r
 168 //                     <2=> Pclk = Cclk / 2\r
 169 //                     <3=> Pclk = Hclk / 8\r
 170 //     <o10.2..3>   PCLK_GPIO: Peripheral Clock Selection for GPIOs\r
 171 //                     <0=> Pclk = Cclk / 4\r
 172 //                     <1=> Pclk = Cclk\r
 173 //                     <2=> Pclk = Cclk / 2\r
 174 //                     <3=> Pclk = Hclk / 8\r
 175 //     <o10.4..5>   PCLK_PCB: Peripheral Clock Selection for the Pin Connect Block\r
 176 //                     <0=> Pclk = Cclk / 4\r
 177 //                     <1=> Pclk = Cclk\r
 178 //                     <2=> Pclk = Cclk / 2\r
 179 //                     <3=> Pclk = Hclk / 8\r
 180 //     <o10.6..7>   PCLK_I2C1: Peripheral Clock Selection for I2C1\r
 181 //                     <0=> Pclk = Cclk / 4\r
 182 //                     <1=> Pclk = Cclk\r
 183 //                     <2=> Pclk = Cclk / 2\r
 184 //                     <3=> Pclk = Hclk / 8\r
 185 //     <o10.10..11> PCLK_SSP0: Peripheral Clock Selection for SSP0\r
 186 //                     <0=> Pclk = Cclk / 4\r
 187 //                     <1=> Pclk = Cclk\r
 188 //                     <2=> Pclk = Cclk / 2\r
 189 //                     <3=> Pclk = Hclk / 8\r
 190 //     <o10.12..13> PCLK_TIMER2: Peripheral Clock Selection for TIMER2\r
 191 //                     <0=> Pclk = Cclk / 4\r
 192 //                     <1=> Pclk = Cclk\r
 193 //                     <2=> Pclk = Cclk / 2\r
 194 //                     <3=> Pclk = Hclk / 8\r
 195 //     <o10.14..15> PCLK_TIMER3: Peripheral Clock Selection for TIMER3\r
 196 //                     <0=> Pclk = Cclk / 4\r
 197 //                     <1=> Pclk = Cclk\r
 198 //                     <2=> Pclk = Cclk / 2\r
 199 //                     <3=> Pclk = Hclk / 8\r
 200 //     <o10.16..17> PCLK_UART2: Peripheral Clock Selection for UART2\r
 201 //                     <0=> Pclk = Cclk / 4\r
 202 //                     <1=> Pclk = Cclk\r
 203 //                     <2=> Pclk = Cclk / 2\r
 204 //                     <3=> Pclk = Hclk / 8\r
 205 //     <o10.18..19> PCLK_UART3: Peripheral Clock Selection for UART3\r
 206 //                     <0=> Pclk = Cclk / 4\r
 207 //                     <1=> Pclk = Cclk\r
 208 //                     <2=> Pclk = Cclk / 2\r
 209 //                     <3=> Pclk = Hclk / 8\r
 210 //     <o10.20..21> PCLK_I2C2: Peripheral Clock Selection for I2C2\r
 211 //                     <0=> Pclk = Cclk / 4\r
 212 //                     <1=> Pclk = Cclk\r
 213 //                     <2=> Pclk = Cclk / 2\r
 214 //                     <3=> Pclk = Hclk / 8\r
 215 //     <o10.22..23> PCLK_I2S: Peripheral Clock Selection for I2S\r
 216 //                     <0=> Pclk = Cclk / 4\r
 217 //                     <1=> Pclk = Cclk\r
 218 //                     <2=> Pclk = Cclk / 2\r
 219 //                     <3=> Pclk = Hclk / 8\r
 220 //     <o10.26..27> PCLK_RIT: Peripheral Clock Selection for the Repetitive Interrupt Timer\r
 221 //                     <0=> Pclk = Cclk / 4\r
 222 //                     <1=> Pclk = Cclk\r
 223 //                     <2=> Pclk = Cclk / 2\r
 224 //                     <3=> Pclk = Hclk / 8\r
 225 //     <o10.28..29> PCLK_SYSCON: Peripheral Clock Selection for the System Control Block\r
 226 //                     <0=> Pclk = Cclk / 4\r
 227 //                     <1=> Pclk = Cclk\r
 228 //                     <2=> Pclk = Cclk / 2\r
 229 //                     <3=> Pclk = Hclk / 8\r
 230 //     <o10.30..31> PCLK_MC: Peripheral Clock Selection for the Motor Control PWM\r
 231 //                     <0=> Pclk = Cclk / 4\r
 232 //                     <1=> Pclk = Cclk\r
 233 //                     <2=> Pclk = Cclk / 2\r
 234 //                     <3=> Pclk = Hclk / 8\r
 235 //   </h>\r
 236 //\r
 237 //   <h> Power Control for Peripherals Register (PCONP)\r
 238 //     <o11.1>      PCTIM0: Timer/Counter 0 power/clock enable\r
 239 //     <o11.2>      PCTIM1: Timer/Counter 1 power/clock enable\r
 240 //     <o11.3>      PCUART0: UART 0 power/clock enable\r
 241 //     <o11.4>      PCUART1: UART 1 power/clock enable\r
 242 //     <o11.6>      PCPWM1: PWM 1 power/clock enable\r
 243 //     <o11.7>      PCI2C0: I2C interface 0 power/clock enable\r
 244 //     <o11.8>      PCSPI: SPI interface power/clock enable\r
 245 //     <o11.9>      PCRTC: RTC power/clock enable\r
 246 //     <o11.10>     PCSSP1: SSP interface 1 power/clock enable\r
 247 //     <o11.12>     PCAD: A/D converter power/clock enable\r
 248 //     <o11.13>     PCCAN1: CAN controller 1 power/clock enable\r
 249 //     <o11.14>     PCCAN2: CAN controller 2 power/clock enable\r
 250 //     <o11.15>     PCGPIO: GPIOs power/clock enable\r
 251 //     <o11.16>     PCRIT: Repetitive interrupt timer power/clock enable\r
 252 //     <o11.17>     PCMC: Motor control PWM power/clock enable\r
 253 //     <o11.18>     PCQEI: Quadrature encoder interface power/clock enable\r
 254 //     <o11.19>     PCI2C1: I2C interface 1 power/clock enable\r
 255 //     <o11.21>     PCSSP0: SSP interface 0 power/clock enable\r
 256 //     <o11.22>     PCTIM2: Timer 2 power/clock enable\r
 257 //     <o11.23>     PCTIM3: Timer 3 power/clock enable\r
 258 //     <o11.24>     PCUART2: UART 2 power/clock enable\r
 259 //     <o11.25>     PCUART3: UART 3 power/clock enable\r
 260 //     <o11.26>     PCI2C2: I2C interface 2 power/clock enable\r
 261 //     <o11.27>     PCI2S: I2S interface power/clock enable\r
 262 //     <o11.29>     PCGPDMA: GP DMA function power/clock enable\r
 263 //     <o11.30>     PCENET: Ethernet block power/clock enable\r
 264 //     <o11.31>     PCUSB: USB interface power/clock enable\r
 265 //   </h>\r
 266 //\r
 267 //   <h> Clock Output Configuration Register (CLKOUTCFG)\r
 268 //     <o12.0..3>   CLKOUTSEL: Selects clock source for CLKOUT\r
 269 //                     <0=> CPU clock\r
 270 //                     <1=> Main oscillator\r
 271 //                     <2=> Internal RC oscillator\r
 272 //                     <3=> USB clock\r
 273 //                     <4=> RTC oscillator\r
 274 //     <o12.4..7>   CLKOUTDIV: Selects clock divider for CLKOUT\r
 275 //                     <1-16><#-1>\r
 276 //     <o12.8>      CLKOUT_EN: CLKOUT enable control\r
 277 //   </h>\r
 278 //\r
 279 // </e>\r
 280 */\r
 281 #define CLOCK_SETUP           1\r
 282 #define SCS_Val               0x00000020\r
 283 #define CLKSRCSEL_Val         0x00000001\r
 284 #define PLL0_SETUP            1\r
 285 #define PLL0CFG_Val           0x0000000B\r
 286 #define PLL1_SETUP            0\r
 287 #define PLL1CFG_Val           0x00000000\r
 288 #define CCLKCFG_Val           0x00000003\r
 289 #define USBCLKCFG_Val         0x00000000\r
 290 #define PCLKSEL0_Val          0x00000000\r
 291 #define PCLKSEL1_Val          0x00000000\r
 292 #define PCONP_Val             0x042887DE\r
 293 #define CLKOUTCFG_Val         0x00000000\r
 294 \r
 295 \r
 296 /*--------------------- Flash Accelerator Configuration ----------------------\r
 297 //\r
 298 // <e> Flash Accelerator Configuration\r
 299 //   <o1.0..1>   FETCHCFG: Fetch Configuration\r
 300 //               <0=> Instruction fetches from flash are not buffered\r
 301 //               <1=> One buffer is used for all instruction fetch buffering\r
 302 //               <2=> All buffers may be used for instruction fetch buffering\r
 303 //               <3=> Reserved (do not use this setting)\r
 304 //   <o1.2..3>   DATACFG: Data Configuration\r
 305 //               <0=> Data accesses from flash are not buffered\r
 306 //               <1=> One buffer is used for all data access buffering\r
 307 //               <2=> All buffers may be used for data access buffering\r
 308 //               <3=> Reserved (do not use this setting)\r
 309 //   <o1.4>      ACCEL: Acceleration Enable\r
 310 //   <o1.5>      PREFEN: Prefetch Enable\r
 311 //   <o1.6>      PREFOVR: Prefetch Override\r
 312 //   <o1.12..15> FLASHTIM: Flash Access Time\r
 313 //               <0=> 1 CPU clock (for CPU clock up to 20 MHz)\r
 314 //               <1=> 2 CPU clocks (for CPU clock up to 40 MHz)\r
 315 //               <2=> 3 CPU clocks (for CPU clock up to 60 MHz)\r
 316 //               <3=> 4 CPU clocks (for CPU clock up to 80 MHz)\r
 317 //               <4=> 5 CPU clocks (for CPU clock up to 100 MHz)\r
 318 //               <5=> 6 CPU clocks (for any CPU clock)\r
 319 // </e>\r
 320 */\r
 321 #define FLASH_SETUP           1\r
 322 #define FLASHCFG_Val          0x0000303A\r
 323 \r
 324 /*\r
 325 //-------- <<< end of configuration section >>> ------------------------------\r
 326 */\r
 327 \r
 328 /*----------------------------------------------------------------------------\r
 329   Check the register settings\r
 330  *----------------------------------------------------------------------------*/\r
 331 #define CHECK_RANGE(val, min, max)                ((val < min) || (val > max))\r
 332 #define CHECK_RSVD(val, mask)                     (val & mask)\r
 333 \r
 334 /* Clock Configuration -------------------------------------------------------*/\r
 335 #if (CHECK_RSVD((SCS_Val),       ~0x00000030))\r
 336    #error "SCS: Invalid values of reserved bits!"\r
 337 #endif\r
 338 \r
 339 #if (CHECK_RANGE((CLKSRCSEL_Val), 0, 2))\r
 340    #error "CLKSRCSEL: Value out of range!"\r
 341 #endif\r
 342 \r
 343 #if (CHECK_RSVD((PLL0CFG_Val),   ~0x00FF7FFF))\r
 344    #error "PLL0CFG: Invalid values of reserved bits!"\r
 345 #endif\r
 346 \r
 347 #if (CHECK_RSVD((PLL1CFG_Val),   ~0x0000007F))\r
 348    #error "PLL1CFG: Invalid values of reserved bits!"\r
 349 #endif\r
 350 \r
 351 #if ((CCLKCFG_Val != 0) && (((CCLKCFG_Val - 1) % 2)))\r
 352    #error "CCLKCFG: CCLKSEL field does not contain only odd values or 0!"\r
 353 #endif\r
 354 \r
 355 #if (CHECK_RSVD((USBCLKCFG_Val), ~0x0000000F))\r
 356    #error "USBCLKCFG: Invalid values of reserved bits!"\r
 357 #endif\r
 358 \r
 359 #if (CHECK_RSVD((PCLKSEL0_Val),   0x000C0C00))\r
 360    #error "PCLKSEL0: Invalid values of reserved bits!"\r
 361 #endif\r
 362 \r
 363 #if (CHECK_RSVD((PCLKSEL1_Val),   0x03000300))\r
 364    #error "PCLKSEL1: Invalid values of reserved bits!"\r
 365 #endif\r
 366 \r
 367 #if (CHECK_RSVD((PCONP_Val),      0x10100821))\r
 368    #error "PCONP: Invalid values of reserved bits!"\r
 369 #endif\r
 370 \r
 371 #if (CHECK_RSVD((CLKOUTCFG_Val), ~0x000001FF))\r
 372    #error "CLKOUTCFG: Invalid values of reserved bits!"\r
 373 #endif\r
 374 \r
 375 /* Flash Accelerator Configuration -------------------------------------------*/\r
 376 #if (CHECK_RSVD((FLASHCFG_Val), ~0x0000F07F))\r
 377    #error "FLASHCFG: Invalid values of reserved bits!"\r
 378 #endif\r
 379 \r
 380 \r
 381 /*----------------------------------------------------------------------------\r
 382   DEFINES\r
 383  *----------------------------------------------------------------------------*/\r
 384     \r
 385 /*----------------------------------------------------------------------------\r
 386   Define clocks\r
 387  *----------------------------------------------------------------------------*/\r
 388 #define XTAL        (12000000UL)        /* Oscillator frequency               */\r
 389 #define OSC_CLK     (      XTAL)        /* Main oscillator frequency          */\r
 390 #define RTC_CLK     (   32000UL)        /* RTC oscillator frequency           */\r
 391 #define IRC_OSC     ( 4000000UL)        /* Internal RC oscillator frequency   */\r
 392 \r
 393 \r
 394 /*----------------------------------------------------------------------------\r
 395   Clock Variable definitions\r
 396  *----------------------------------------------------------------------------*/\r
 397 uint32_t SystemFrequency = IRC_OSC; /*!< System Clock Frequency (Core Clock)  */\r
 398 \r
 399 \r
 400 /**\r
 401  * Initialize the system\r
 402  *\r
 403  * @param  none\r
 404  * @return none\r
 405  *\r
 406  * @brief  Setup the microcontroller system.\r
 407  *         Initialize the System and update the SystemFrequency variable.\r
 408  */\r
 409 void SystemInit (void)\r
 410 {\r
 411 #if (CLOCK_SETUP)                       /* Clock Setup                        */\r
 412   SC->SCS       = SCS_Val;\r
 413   if (SCS_Val & (1 << 5)) {             /* If Main Oscillator is enabled      */\r
 414     while ((SC->SCS & (1 << 6)) == 0);  /* Wait for Oscillator to be ready    */\r
 415   }\r
 416 \r
 417   SC->CCLKCFG   = CCLKCFG_Val;          /* Setup Clock Divider                */\r
 418 \r
 419 #if (PLL0_SETUP)\r
 420   SC->CLKSRCSEL = CLKSRCSEL_Val;        /* Select Clock Source for PLL0       */\r
 421   SC->PLL0CFG   = PLL0CFG_Val;\r
 422   SC->PLL0CON   = 0x01;                 /* PLL0 Enable                        */\r
 423   SC->PLL0FEED  = 0xAA;\r
 424   SC->PLL0FEED  = 0x55;\r
 425   while (!(SC->PLL0STAT & (1 << 26)));  /* Wait for PLOCK0                    */\r
 426 \r
 427   SC->PLL0CON   = 0x03;                 /* PLL0 Enable & Connect              */\r
 428   SC->PLL0FEED  = 0xAA;\r
 429   SC->PLL0FEED  = 0x55;\r
 430 #endif\r
 431 \r
 432 #if (PLL1_SETUP)\r
 433   SC->PLL1CFG   = PLL1CFG_Val;\r
 434   SC->PLL1CON   = 0x01;                 /* PLL1 Enable                        */\r
 435   SC->PLL1FEED  = 0xAA;\r
 436   SC->PLL1FEED  = 0x55;\r
 437   while (!(SC->PLL1STAT & (1 << 10)));  /* Wait for PLOCK1                    */\r
 438 \r
 439   SC->PLL1CON   = 0x03;                 /* PLL1 Enable & Connect              */\r
 440   SC->PLL1FEED  = 0xAA;\r
 441   SC->PLL1FEED  = 0x55;\r
 442 #else\r
 443   SC->USBCLKCFG = USBCLKCFG_Val;        /* Setup USB Clock Divider            */\r
 444 #endif\r
 445 \r
 446   SC->PCLKSEL0  = PCLKSEL0_Val;         /* Peripheral Clock Selection         */\r
 447   SC->PCLKSEL1  = PCLKSEL1_Val;\r
 448 \r
 449   SC->PCONP     = PCONP_Val;            /* Power Control for Peripherals      */\r
 450 \r
 451   SC->CLKOUTCFG = CLKOUTCFG_Val;        /* Clock Output Configuration         */\r
 452 #endif\r
 453 \r
 454   /* Determine clock frequency according to clock register values             */\r
 455   if (((SC->PLL0STAT >> 24) & 3) == 3) {/* If PLL0 enabled and connected      */\r
 456     switch (SC->CLKSRCSEL & 0x03) {\r
 457       case 0:                           /* Internal RC oscillator => PLL0     */\r
 458       case 3:                           /* Reserved, default to Internal RC   */\r
 459         SystemFrequency = (IRC_OSC * \r
 460                           (((2 * ((SC->PLL0STAT & 0x7FFF) + 1))) /\r
 461                           (((SC->PLL0STAT >> 16) & 0xFF) + 1))   /\r
 462                           ((SC->CCLKCFG & 0xFF)+ 1));\r
 463         break;\r
 464       case 1:                           /* Main oscillator => PLL0            */\r
 465         SystemFrequency = (OSC_CLK * \r
 466                           (((2 * ((SC->PLL0STAT & 0x7FFF) + 1))) /\r
 467                           (((SC->PLL0STAT >> 16) & 0xFF) + 1))   /\r
 468                           ((SC->CCLKCFG & 0xFF)+ 1));\r
 469         break;\r
 470       case 2:                           /* RTC oscillator => PLL0             */\r
 471         SystemFrequency = (RTC_CLK * \r
 472                           (((2 * ((SC->PLL0STAT & 0x7FFF) + 1))) /\r
 473                           (((SC->PLL0STAT >> 16) & 0xFF) + 1))   /\r
 474                           ((SC->CCLKCFG & 0xFF)+ 1));\r
 475         break;\r
 476     }\r
 477   } else {\r
 478     switch (SC->CLKSRCSEL & 0x03) {\r
 479       case 0:                           /* Internal RC oscillator => PLL0     */\r
 480       case 3:                           /* Reserved, default to Internal RC   */\r
 481         SystemFrequency = IRC_OSC / ((SC->CCLKCFG & 0xFF)+ 1);\r
 482         break;\r
 483       case 1:                           /* Main oscillator => PLL0            */\r
 484         SystemFrequency = OSC_CLK / ((SC->CCLKCFG & 0xFF)+ 1);\r
 485         break;\r
 486       case 2:                           /* RTC oscillator => PLL0             */\r
 487         SystemFrequency = RTC_CLK / ((SC->CCLKCFG & 0xFF)+ 1);\r
 488         break;\r
 489     }\r
 490   }\r
 491 \r
 492 #if (FLASH_SETUP == 1)                  /* Flash Accelerator Setup            */\r
 493   SC->FLASHCFG  = FLASHCFG_Val;\r
 494 #endif\r
 495 }\r